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參數(shù)資料
| 型號(hào)： | MPC8379VRANG |
| 廠商： | Freescale Semiconductor |
| 文件頁(yè)數(shù)： | 92/117頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | MPU POWERQUICC II PRO 689-PBGA |
| 標(biāo)準(zhǔn)包裝： | 27 |
| 系列： | MPC83xx |
| 處理器類(lèi)型： | 32-位 MPC83xx PowerQUICC II Pro |
| 速度： | 800MHz |
| 電壓： | 1.05V |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 689-BBGA 裸露焊盤(pán) |
| 供應(yīng)商設(shè)備封裝： | 689-TEPBGA II（31x31） |
| 包裝： | 托盤(pán) |
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MPC8379E PowerQUICC II Pro Processor Hardware Specifications, Rev. 8
76
Freescale Semiconductor
driver chip manufacturer to verify whether this connection scheme is compatible with a particular clock
driver chip.
Figure 55. AC-Coupled Differential Connection with LVPECL Clock Driver (Reference Only)
This figure shows the SerDes reference clock connection reference circuits for a single-ended clock driver.
It assumes the DC levels of the clock driver are compatible with device SerDes reference clock input’s DC
requirement.
Figure 56. Single-Ended Connection (Reference Only)
20.2.4
AC Requirements for SerDes Reference Clocks
The clock driver selected should provide a high quality reference clock with low phase noise and
cycle-to-cycle jitter. Phase noise less than 100 KHz can be tracked by the PLL and data recovery loops and
is less of a problem. Phase noise above 15 MHz is filtered by the PLL. The most problematic phase noise
50
Ω
50
Ω
SD
n_REF_CLK
SD
n_REF_CLK
Clock Driver
100
Ω differential PWB trace
SerDes Refer.
CLK Receiver
Clock Driver
CLK_Out
LVPECL CLK Driver Chip
R2
R1
10 nF
Chip
50
Ω
50
Ω
SD
n_REF_CLK
SD
n_REF_CLK
100
Ω differential PWB trace
SerDes Refer.
CLK Receiver
Clock Driver
CLK_Out
Single-Ended CLK
Driver Chip
33
Ω
Total 50
Ω. Assume clock driver’s
output impedance is about 16
Ω.
50
Ω
Chip
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