- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4063 > MPC8378VRANGA (Freescale Semiconductor)MPU POWERQUICC II 800MHZ 689PBGA PDF資料下載
參數(shù)資料
| 型號(hào)： | MPC8378VRANGA |
| 廠商： | Freescale Semiconductor |
| 文件頁(yè)數(shù)： | 78/128頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | MPU POWERQUICC II 800MHZ 689PBGA |
| 標(biāo)準(zhǔn)包裝： | 27 |
| 系列： | MPC83xx |
| 處理器類型： | 32-位 MPC83xx PowerQUICC II Pro |
| 速度： | 800MHz |
| 電壓： | 1.05V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 689-BBGA 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 689-TEPBGA II（31x31） |
| 包裝： | 托盤 |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)當(dāng)前第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)
MPC8378E PowerQUICC II Pro Processor Hardware Specifications, Rev. 8
Freescale Semiconductor
53
tCLK_DELAY + tIH – tSFSKHOX < tSFSCKL+ tDATA_DELAY
Eqn. 5
This means that clock can be delayed versus data up to 15 ns (external delay line) in ideal case of
tSFSCLKL =20 ns:
tCLK_DELAY + 5 – 0 < 20 + tDATA_DELAY
tCLK_DELAY < 15 + tDATA_DELAY
11.2.1.3
Full-Speed Write Combined Formula
The following equation is the combined formula to calculate the allowed skew range between the
SD_CLK and SD_DAT/CMD signals on the PCB.
tCLK_DELAY + tIH – tSFSKHOX < tSFSCKL + tDATA_DELAY < tSFSCK+ tCLK_DELAY – tISU – tSFSKHOV
Eqn. 6
11.2.2
Full-Speed Input Path (Read)
This figure provides the data and command input timing diagram.
Figure 32. Full Speed Input Path
11.2.2.1
Full-Speed Read Meeting Setup (Maximum Delay)
The following equations show how to calculate the allowed combined propagation delay range of the
SD_CLK and SD_DAT/CMD signals on the PCB.
t+ tDATA_DELAY + tODLY + tSFSIVKH < tSFSCK
Eqn. 7
tCLK_DELAY + tDATA_DELAY < tSFSCK – tODLY – tSFSIVKH – tINT_CLK_DLY
Eqn. 8
tCLK_DELAY
Output from the
SD CLK at
the card pin
SD card pins
tSFSIVKH
tSFSIXKH
Driving
edge
edge
tOH
tDATA_DELAY
tODLY
tSFSCK (clock cycle)
(MPC8378E input hold)
SD CLK at the
MPC8378E pin
Input at the
MPC8378E pins
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MPC8377VRANGA | MPU POWERQUICC II 800MHZ 689PBGA |
| MPC866TVR100A | IC MPU POWERQUICC 100MHZ 357PBGA |
| IDT709159L7BF | IC SRAM 72KBIT 7NS 100FBGA |
| IDT70V9359L7PF8 | IC SRAM 144KBIT 7NS 100TQFP |
| MPC860ENZQ50D4R2 | IC MPU PWRQUICC 50MHZ 357-PBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MPC8378ZQAFDA | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:PowerQUICC? II Pro Processor Hardware Specifications |
| MPC8378ZQAFFA | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:PowerQUICC? II Pro Processor Hardware Specifications |
| MPC8378ZQAFGA | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:PowerQUICC? II Pro Processor Hardware Specifications |
| MPC8378ZQAGDA | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:PowerQUICC? II Pro Processor Hardware Specifications |
| MPC8378ZQAGFA | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:PowerQUICC? II Pro Processor Hardware Specifications |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。