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參數(shù)資料
| 型號： | MPC564CVR66 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 659/1420頁 |
| 文件大小： | 0K |
| 描述： | IC MPU 512K FLASH 66MHZ 388-PBGA |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | MPC5xx |
| 核心處理器： | PowerPC |
| 芯體尺寸： | 32-位 |
| 速度： | 66MHz |
| 連通性： | CAN，EBI/EMI，SCI，SPI，UART/USART |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 56 |
| 程序存儲器容量： | 512KB（512K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.5 V ~ 2.7 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 32x10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 388-BBGA |
| 包裝： | 托盤 |
| 配用： | MPC564EVB-ND - KIT EVAL FOR MPC561/562/563/564 |
Clocks and Power Control
MPC561/MPC563 Reference Manual, Rev. 1.2
8-10
Freescale Semiconductor
NOTE
The reset value of the PLL pre-divider is one.
The values of the PITRTCLK clock division and TMBCLK clock division can be changed by software.
The RTDIV bit value in the SCCR register defines the division of PITRTCLK. All possible combinations
of the TMBCLK divisions are listed in Table 8-2.
8.5.1
General System Clocks
The general system clocks (GCLK1C, GCLK2C, GCLK1, GCLK2, GCLK1_50, and GCLK2_50) are the
basic clock supplied to all modules and sub-modules on the MPC561/MPC563. GCLK1C and GCLK2C
are supplied to the RCPU and to the BBC. GCLK1C and GCLK2C are stopped when the chip enters the
doze-low power mode. GCLK1 and GCLK2 are supplied to the SIU and the clock module. The external
bus clock GCLK2_50 is the same as CLKOUT. The general system clock defaults to VCO/2 = 20 MHz
(assuming a 20-MHz system frequency) with default power-on reset MF values.
100
101
01
1
256
16
Normal operation, PLL enabled.
1:1 Mode
Main timing reference is EXT-
CLK pin (>15MHz)
Limp mode disabled.
110
0
1
5
256
4
Normal operation, PLL enabled.
Main timing reference is EXT-
CLK (3-5 MHz).
Limp mode disabled.
111
1
256
16
Normal operation, PLL enabled.
1:1 Mode
Main timing reference is EXT-
CLK pin (>15MHz)
Limp mode enabled.
1 indicates MODCK pins value during power-on reset
Table 8-2. TMBCLK Divisions1
1 To ensure correct operation of the time base, keep the system clock to time
base clock ratio above 4 and always set SCCR[TBS] = 1 when running on
the backup clock (limp mode).
SCCR[TBS]
MF + 1
TMBCLK
Division
1—
16
01, 2
16
0> 2
4
Table 8-1. Reset Clocks Source Configuration (continued)
MODCK[1:3]1
Default Values after
PORESET
SPLL Options
LME
RTSEL
RTDIV
MF + 1
PITCLK
Division
TMBCLK
Division
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| MPC564CZP56 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:RISC MCU Including Peripheral Pin Multiplexing with Flash and Code Compression Options |
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