參數(shù)資料
型號： MPC563MVR66
廠商： Freescale Semiconductor
文件頁數(shù)： 494/1420頁
文件大?。?/td> 0K
描述： IC MPU 512K FLASH 66MHZ 388-PBGA
標準包裝： 40
系列： MPC5xx
核心處理器： PowerPC
芯體尺寸： 32-位
速度： 66MHz
連通性： CAN，EBI/EMI，SCI，SPI，UART/USART
外圍設備： POR，PWM，WDT
輸入/輸出數(shù)： 56
程序存儲器容量： 512KB（512K x 8）
程序存儲器類型： 閃存
RAM 容量： 32K x 8
電壓 - 電源 (Vcc/Vdd)： 2.5 V ~ 2.7 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 32x10b
振蕩器型： 外部
工作溫度： -40°C ~ 125°C
封裝/外殼： 388-BBGA
包裝： 托盤
配用： MPC564EVB-ND - KIT EVAL FOR MPC561/562/563/564
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Central Processing Unit
MPC561/MPC563 Reference Manual, Rev. 1.2
3-20
Freescale Semiconductor
3.8
VEA Register Set — Time Base (TB)
The virtual environment architecture (VEA) defines registers in addition to the UISA register set. The
VEA register set can be accessed by all software with either user- or supervisor-level privileges. Refer to
3.9
OEA Register Set
The operating environment architecture (OEA) includes a number of SPRs and other registers that are
accessible only by supervisor-level instructions. Some SPRs are RCPU-specific; some RCPU SPRs may
not be implemented in other PowerPC ISA processors, or may not be implemented in the same way.
3.9.1
Machine State Register (MSR)
The machine state register is a 32-bit register that defines the state of the processor. When an exception
occurs, the contents of the MSR are loaded into SRR1, and the MSR is updated to reflect the
exception-processing machine state. The MSR can also be modified by the mtmsr, sc, and rfi instructions.
It can be read by the mfmsr instruction.
11
Table 3-11 shows the bit definitions for the MSR.
MSB
01
2
3
45
678
9
10
11
12
13
14
15
Field
—
POW
0
ILE
SRESET
0000_0000_0000_0000
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
LSB
31
Field
EE
PR
FP
ME
FE0
SE
BE
FE1
—
IP
IR
DR
—
DCMPEN
1
1 This bit is available only on code compression-enabled options of the MPC561/MPC563.
RI
LE
SRESET
000
U
0000_0
ID12
2
The reset value is a reset configuration word value extracted from the internal bus line. Refer to Section 7.5.2, “Hard
000
X3
3 The reset value is defined by the equation "BBCMCR[EN_COMP] AND BBCMCR[EXC_COMP]". At HRESET the
BBCMCR[EN_COMP] and BBCMCR[EXC_COMP] bits recieve their values from RCW bits 21 and 22. The BBCMCR
does not change at SRESET. Thus the DCMPEN reset value may be different on SRESET and HRESET, if software
changes these BBCMCR bits from their reset values.
00
Figure 3-11. Machine State Register (MSR)
Table 3-11. Machine State Register Bit Descriptions
Bits
Name
Description
0:12
—
Reserved
13
POW
Power management enable.
0 Power management disabled (normal operation mode)
1 Power management enabled (reduced power mode)
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