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參數(shù)資料
| 型號： | MPC5510KIT144 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 32/54頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT DEVELOPMENT FOR MPC5 |
| 標準包裝： | 1 |
| 系列： | Qorivva |
| 類型： | MCU |
| 適用于相關產品： | MPC5510 |
| 所含物品： | 板 |
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MPC5510 Microcontroller Family Data Sheet, Rev. 3
Electrical Characteristics
Freescale Semiconductor
38
2.13.3
JTAG (IEEE 1149.1) Interface
Figure 8. JTAG Test Clock Input Timing
Table 21. JTAG Interface Timing1
1 These specifications apply to JTAG boundary scan only. JTAG timing specified at VDDE = 3.0V to 5.5V, T
A = TL to TH, and CL
= 30pF with SRC = 0b11.
Num
Characteristic
Symbol
Min
Max
Unit
1TCK Cycle Time
tJCYC
100
—
ns
2
TCK Clock Pulse Width (Measured at VDDE/2)
tJDC
40
60
ns
3
TCK Rise and Fall Times (40% – 70%)
tTCKRISE
—3
ns
4
TMS, TDI Data Setup Time
tTMSS, tTDIS
5—
ns
5
TMS, TDI Data Hold Time
tTMSH, tTDIH
25
—
ns
6
TCK Low to TDO Data Valid
tTDOV
—20
ns
7
TCK Low to TDO Data Invalid
tTDOI
0—
ns
8
TCK Low to TDO High Impedance
tTDOHZ
—20
ns
9
JCOMP Assertion Time
tJCMPPW
100
—
ns
10
JCOMP Setup Time to TCK Low
tJCMPS
40
—
ns
11
TCK Falling Edge to Output Valid
tBSDV
—50
ns
12
TCK Falling Edge to Output Valid out of High Impedance
tBSDVZ
—50
ns
13
TCK Falling Edge to Output High Impedance
tBSDHZ
—50
ns
14
Boundary Scan Input Valid to TCK Rising Edge
tBSDST
50
—
ns
15
TCK Rising Edge to Boundary Scan Input Invalid
tBSDHT
50
—
ns
TCK
1
2
3
2
相關PDF資料 |
PDF描述 |
|---|---|
| EVAL-AD7661CBZ | BOARD EVALUATION FOR AD7661 |
| DK-START-5AGXB3NES | ARRIA V STARTER KIT |
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| MLG1005S75NJ | INDUCTOR MULTILAYER 75NH 0402 |
| EVAL-AD7652CBZ | BOARD EVALUATION FOR AD7652 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| MPC5533 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontroller Data Sheet |
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