參數(shù)資料
型號： MK60DN512ZVMD10
廠商： Freescale Semiconductor
文件頁數(shù)： 52/79頁
文件大小： 0K
描述： IC ARM CORTEX MCU 512KB 144BGA
標準包裝： 800
系列： Kinetis
核心處理器： ARM? Cortex?-M4
芯體尺寸： 32-位
速度： 100MHz
連通性： CAN，EBI/EMI，以太網(wǎng)，I²C，IrDA，SDHC，SPI，UART/USART，USB，USB OTG
外圍設備： DMA，I²S，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 100
程序存儲器容量： 512KB（512K x 8）
程序存儲器類型： 閃存
RAM 容量： 128K x 8
電壓 - 電源 (Vcc/Vdd)： 1.71 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 33x16b，D/A 2x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 105°C
封裝/外殼： 144-LBGA
包裝： 托盤
6.8.1 Ethernet switching specifications
The following timing specs are defined at the chip I/O pin and must be translated
appropriately to arrive at timing specs/constraints for the physical interface.
6.8.1.1 MII signal switching specifications
The following timing specs meet the requirements for MII style interfaces for a range of
transceiver devices.
Table 38. MII signal switching specifications
Symbol
Description
Min.
Max.
Unit
—
RXCLK frequency
—
25
MHz
MII1
RXCLK pulse width high
35%
65%
RXCLK
period
MII2
RXCLK pulse width low
35%
65%
RXCLK
period
MII3
RXD[3:0], RXDV, RXER to RXCLK setup
5
—
ns
MII4
RXCLK to RXD[3:0], RXDV, RXER hold
5
—
ns
—
TXCLK frequency
—
25
MHz
MII5
TXCLK pulse width high
35%
65%
TXCLK
period
MII6
TXCLK pulse width low
35%
65%
TXCLK
period
MII7
TXCLK to TXD[3:0], TXEN, TXER invalid
2
—
ns
MII8
TXCLK to TXD[3:0], TXEN, TXER valid
—
25
ns
MII7
MII8
Valid data
MII6
MII5
TXCLK (input)
TXD[n:0]
TXEN
TXER
Figure 20. MII transmit signal timing diagram
Peripheral operating requirements and behaviors
K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.
56
Freescale Semiconductor, Inc.
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PDF描述
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參數(shù)描述
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MK60DX256ZVLL10 功能描述:ARM微控制器 - MCU KINETIS CORTEX M4 256KFLEX ENET RoHS:否 制造商:STMicroelectronics 核心:ARM Cortex M4F 處理器系列:STM32F373xx 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:72 MHz 程序存儲器大小:256 KB 數(shù)據(jù) RAM 大小:32 KB 片上 ADC:Yes 工作電源電壓:1.65 V to 3.6 V, 2 V to 3.6 V, 2.2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:LQFP-48 安裝風格:SMD/SMT
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