參數(shù)資料
型號(hào)： MCIMX257CJM4
廠商： Freescale Semiconductor
文件頁數(shù)： 148/153頁
文件大小： 0K
描述： MPU IMX25 IND 400-MAPBGA
特色產(chǎn)品： MCIMX25 Applications Processors
標(biāo)準(zhǔn)包裝： 90
系列： i.MX25
核心處理器： ARM9
芯體尺寸： 32-位
速度： 400MHz
連通性： 1 線，CAN，EBI/EMI，以太網(wǎng)，I²C，MMC，智能卡，SPI，SSI，UART/USART，USB OTG
外圍設(shè)備： DMA，I²S，LCD，POR，PWM，WDT
輸入/輸出數(shù)： 128
程序存儲(chǔ)器類型： 外部程序存儲(chǔ)器
RAM 容量： 144K x 8
電壓 - 電源 (Vcc/Vdd)： 1.15 V ~ 1.52 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 3x12b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 400-LFBGA
包裝： 托盤
i.MX25 Applications Processor for Consumer and Industrial Products, Rev. 10
94
Freescale Semiconductor
Figure 66. LCDC TFT Mode Timing Diagram
3.7.13
Pulse Width Modulator (PWM) Timing Parameters
Figure 67 depicts the timing of the PWM, and Table 73 lists the PWM timing characteristics.
The PWM can be programmed to select one of three clock signals as its source frequency. The selected
clock signal is passed through a prescaler before being input to the counter. The output is available at the
pulse width modulator output (PWMO) external pin.
Table 72. LCDC TFT Mode Timing Parameters
ID
Description
Min.
Ma
Unit
T1
Pixel clock period
22.5
1000
ns
T2
HSYNC width
1
—
T1
1 T is pixel clock period
T3
LD setup time
5
—
ns
T4
LD hold time
5
—
ns
T5
Delay from the end of HSYNC to the beginning of the OE pulse
3
—
T1
T6
Delay from end of OE to the beginning of the HSYNC pulse
1
—
T1
T6
OE
T5
Line 1
Line 2
Line n
Line 1
VSYNC
HSYNC
LSCLK
LD
T1
T2
T3
T4
HSYNC
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PDF描述
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參數(shù)描述
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