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參數(shù)資料
| 型號： | MCF5480 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | MCF548x ColdFire㈢ Microprocessor |
| 中文描述： | MCF548x微處理器的ColdFire㈢ |
| 文件頁數(shù)： | 26/34頁 |
| 文件大?。?/td> | 403K |
| 代理商： | MCF5480 |
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MCF548x ColdFire
Microprocessor, Rev. 4
JTAG and Boundary Scan Timing
Freescale Semiconductor
26
Figure 23
shows timing for the values in
Table 20
and
Table 21
.
Figure 23. I
2
C Input/Output Timings
14
JTAG and Boundary Scan Timing
Table 22. JTAG and Boundary Scan Timing
1
Output numbers depend on the value programmed into the IFDR; an IFDR programmed with the
maximum frequency (IFDR = 0x20) results in minimum output timings as shown in
Table 21
. The
I
2
C interface is designed to scale the actual data transition time to move it to the middle of the
SCL low period. The actual position is affected by the prescale and division values programmed
into the IFDR; however, the numbers given in
Table 21
are minimum values.
2
Because SCL and SDA are open-collector-type outputs, which the processor can only actively
drive low, the time SCL or SDA take to reach a high level depends on external signal capacitance
and pull-up resistor values.
3
Specified at a nominal 50-pF load.
Num
Characteristics
1
1
MTMOD is expected to be a static signal. Hence, it is not associated with any timing
Symbol
Min
Max
Unit
J1
TCLK Frequency of Operation
f
JCYC
t
JCYC
t
JCW
t
JCRF
t
BSDST
t
BSDHT
t
BSDV
t
BSDZ
t
TAPBST
t
TAPBHT
t
TDODV
t
TDODZ
t
TRSTAT
t
TRSTST
DC
10
MHz
J2
TCLK Cycle Period
2
—
t
CK
ns
J3
TCLK Clock Pulse Width
15.15
—
J4
TCLK Rise and Fall Times
0.0
3.0
ns
J5
Boundary Scan Input Data Setup Time to TCLK Rise
5.0
—
ns
J6
Boundary Scan Input Data Hold Time after TCLK Rise
24.0
—
ns
J7
TCLK Low to Boundary Scan Output Data Valid
0.0
15.0
ns
J8
TCLK Low to Boundary Scan Output High Z
0.0
15.0
ns
J9
TMS, TDI Input Data Setup Time to TCLK Rise
5.0
—
ns
J10
TMS, TDI Input Data Hold Time after TCLK Rise
10.0
—
ns
J11
TCLK Low to TDO Data Valid
0.0
20.0
ns
J12
TCLK Low to TDO High Z
0.0
15.0
ns
J13
TRST Assert Time
100.0
—
ns
J14
TRST Setup Time (Negation) to TCLK High
10.0
—
ns
SCL
I2
I6
I1
I4
I5
I7
I8
I3
I9
SDA
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