- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄45308 > MC9S12XF256J0CLH (FREESCALE SEMICONDUCTOR INC) MICROCONTROLLER, PQFP64 PDF資料下載
參數(shù)資料
| 型號(hào)： | MC9S12XF256J0CLH |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, PQFP64 |
| 封裝： | PLASTIC, LQFP-64 |
| 文件頁(yè)數(shù)： | 63/1342頁(yè) |
| 文件大?。?/td> | 15741K |
| 代理商： | MC9S12XF256J0CLH |
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Chapter 21 Freescale’s Scalable Controller Area Network (S12MSCANV2)
MC9S12XF - Family Reference Manual, Rev.1.17
1054
Freescale Semiconductor
In power down mode, all clocks are stopped and no registers can be accessed. If the MSCAN was not in
sleep mode before power down mode became active, the module performs an internal recovery cycle after
powering up. This causes some xed delay before the module enters normal mode again.
21.4.5.7
Programmable Wake-Up Function
The MSCAN can be programmed to wake up the MSCAN as soon as CAN bus activity is detected (see
control bit WUPE in Section 21.3.2.1, “MSCAN Control Register 0 (CANCTL0)”). The sensitivity to
existing CAN bus action can be modied by applying a low-pass lter function to the RXCAN input line
while in sleep mode (see control bit WUPM in Section 21.3.2.2, “MSCAN Control Register 1
This feature can be used to protect the MSCAN from wake-up due to short glitches on the CAN bus lines.
Such glitches can result from—for example—electromagnetic interference within noisy environments.
21.4.6
Reset Initialization
The reset state of each individual bit is listed in Section 21.3.2, “Register Descriptions,” which details all
the registers and their bit-elds.
21.4.7
Interrupts
This section describes all interrupts originated by the MSCAN. It documents the enable bits and generated
ags. Each interrupt is listed and described separately.
21.4.7.1
Description of Interrupt Operation
The MSCAN supports four interrupt vectors (see Table 21-36), any of which can be individually masked
(for details see sections from Section 21.3.2.6, “MSCAN Receiver Interrupt Enable Register
NOTE
The dedicated interrupt vector addresses are dened in the Resets and
Interrupts chapter.
21.4.7.2
Transmit Interrupt
At least one of the three transmit buffers is empty (not scheduled) and can be loaded to schedule a message
for transmission. The TXEx ag of the empty message buffer is set.
Table 21-36. Interrupt Vectors
Interrupt Source
CCR Mask
Local Enable
Wake-Up Interrupt (WUPIF)
I bit
CANRIER (WUPIE)
Error Interrupts Interrupt (CSCIF, OVRIF)
I bit
CANRIER (CSCIE, OVRIE)
Receive Interrupt (RXF)
I bit
CANRIER (RXFIE)
Transmit Interrupts (TXE[2:0])
I bit
CANTIER (TXEIE[2:0])
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