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參數(shù)資料
| 型號： | MC9S12XD256MAL |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 686/1348頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 256K FLASH 112-LQFP |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | HCS12X |
| 核心處理器： | HCS12X |
| 芯體尺寸： | 16-位 |
| 速度： | 80MHz |
| 連通性： | CAN，EBI/EMI，I²C，IrDA，LIN，SCI，SPI |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 91 |
| 程序存儲器容量： | 256KB（256K x 8） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大小： | 4K x 8 |
| RAM 容量： | 14K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.35 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 16x10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 112-LQFP |
| 包裝： | 托盤 |
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Chapter 9 Inter-Integrated Circuit (IICV2) Block Description
MC9S12XDP512 Data Sheet, Rev. 2.21
Freescale Semiconductor
401
The SDA hold delay is equal to the CPU clock period multiplied by the SDA Hold value shown in
Table 9-5. The equation used to generate the SDA Hold value from the IBFD bits is:
SDA Hold = MUL x {scl2tap + [(SDA_Tap - 1) x tap2tap] + 3}
The equation for SCL Hold values to generate the start and stop conditions from the IBFD bits is:
SCL Hold(start) = MUL x [scl2start + (SCL_Tap - 1) x tap2tap]
SCL Hold(stop) = MUL x [scl2stop + (SCL_Tap - 1) x tap2tap]
Table 9-5. IIC Divider and Hold Values (Sheet 1 of 5)
IBC[7:0]
(hex)
SCL Divider
(clocks)
SDA Hold
(clocks)
SCL Hold
(start)
SCL Hold
(stop)
MUL=1
00
20
7
6
11
01
22
7
12
02
24
8
13
03
26
8
9
14
04
28
9
10
15
05
30
9
11
16
06
34
10
13
18
07
40
10
16
21
08
28
7
10
15
09
32
7
12
17
0A
36
9
14
19
0B
40
9
16
21
0C
44
11
18
23
0D
48
11
20
25
0E
56
13
24
29
0F
68
13
30
35
10
48
9
18
25
11
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