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參數資料
| 型號： | MC68HC705L16 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數： | 55/146頁 |
| 文件大?。?/td> | 772K |
| 代理商： | MC68HC705L16 |
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Port D
MC68HC05L16 MC68HC705L16 Data Sheet, Rev. 4.1
Freescale Semiconductor
55
6.4.2 Port C Data Direction Register
Read
Anytime when OPTM = 1
Write
Anytime when OPTM = 1
Reset
Cleared to $00; all general-purpose I/O configured for input
DDRC
x
— Port C Data Direction Register Bit
x
The timer and SSPI force the I/O state to be an output for each port C line associated with an enabled
output function such as SDO and EVO. For these cases, the data direction bits will not change.
0 = Configure I/O pin PC
x
to input
1 = Configure I/O pin PC
x
to output
6.5 Port D
Port D pins serve one of two basic functions depending on the MCU mode selected:
LCD frontplane and backplane driver outputs
General-purpose output pins
Since port D is an output-only port, there is no DDRD register. Instead of DDRD, port D MUX control
register (PDMUX) is used. Bits 7–4 of this register control the port/LCD muxing of port D bits 7–4,
respectively, on a bit-wide basis. These bits are cleared on reset, and writing a logic 1 to any bit will turn
that pin into a port output. This function is superseded by the PDH bit in the LCD control register. When
PDH is set, the upper four bits of port D become port outputs regardless of the state of the PDMUX bits.
On reset, all port D outputs are disconnected from the pins and the port D data latches are set to a logic 1.
The pin connections of the lower three bits of port D depend on the LCD duty selection by the DUTY1 and
DUTY0 bits in the LCDCR. When the LCD duty is not 1/4, the unused backplane driver(s) is (are) replaced
by the port D output pin(s) automatically.
If DWOMH bit or DWOML bit in the WOM1 register is set, the P-channel drivers of output buffers at the
upper four bits or lower three bits, respectively, are disabled (open-drain mode). These open-drain
controls do not apply to the pins which are configured as frontplane or backplane driver outputs.
Address:
Option Map — $0002
Bit 7
6
5
4
3
2
1
Bit 0
Read:
DDRC7
DDRC6
DDRC5
DDRC4
DDRC3
DDRC2
DDRC1
DDRC0
Write:
Reset:
0
0
0
0
0
0
0
0
Figure 6-6. Port C Data Direction Register (DDRC)
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PDF描述 |
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