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List of Figures
Advance Information
MC68HC05C9E
14
List of Figures
MOTOROLA
Figure
Title
Page
8-5
Alternate Timer Registers (ATRH and ATRL). . . . . . . . . . . . . . 66
8-6
Input Capture Registers (ICRH and ICRL) . . . . . . . . . . . . . . . . 67
8-7
Output Compare Registers (OCRH and OCRL) . . . . . . . . . . . . 68
9-1
Serial Communications Interface Block Diagram . . . . . . . . . . . 73
9-2
Rate Generator Division . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
9-3
Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
9-4
SCI Examples of Start Bit Sampling Techniques . . . . . . . . . . . 78
9-5
SCI Sampling Technique Used on All Bits . . . . . . . . . . . . . . . . 78
9-6
SCI Artificial Start Following a Frame Error . . . . . . . . . . . . . . . 79
9-7
SCI Start Bit Following a Break . . . . . . . . . . . . . . . . . . . . . . . .80
9-8
SCI Data Register (SCDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
9-9
SCI Control Register 1 (SCCR1) . . . . . . . . . . . . . . . . . . . . . . . 81
9-10
SCI Control Register 2 (SCCR2) . . . . . . . . . . . . . . . . . . . . . . . 83
9-11
SCI Status Register (SCSR). . . . . . . . . . . . . . . . . . . . . . . . . . . 85
9-12
Baud Rate Register (BAUD) . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
10-1
Data Clock Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
10-2
Serial Peripheral Interface Block Diagram . . . . . . . . . . . . . . . . 93
10-3
Serial Peripheral Interface
Master-Slave Interconnection . . . . . . . . . . . . . . . . . . . . . . . 94
10-4
SPI Control Register (SPCR) . . . . . . . . . . . . . . . . . . . . . . . . . . 95
10-5
SPI Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97
10-6
SPI Data Register (SPDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
12-1
Test Load . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
12-2
Maximum Supply Current versus Internal
Clock Frequency, VDD = 5.5 V. . . . . . . . . . . . . . . . . . . . . .124
12-3
Maximum Supply Current versus Internal . . . . . . . . . . . . . . . . . .
Clock Frequency, VDD = 3.6 V. . . . . . . . . . . . . . . . . . . . . .124
12-4
TCAP Timing Relationships . . . . . . . . . . . . . . . . . . . . . . . . . . 125
12-5
External Interrupt Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
12-6
Stop Recovery Timing Diagram . . . . . . . . . . . . . . . . . . . . . . .126
12-7
Power-On Reset Timing Diagram. . . . . . . . . . . . . . . . . . . . . . 127
12-8
External Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127