參數(shù)資料
型號： MC68334GEH16
廠商： Freescale Semiconductor
文件頁數(shù)： 37/76頁
文件大小： 0K
描述： IC MCU 32BIT 16MHZ 132-PQFP
標準包裝： 36
系列： M683xx
核心處理器： CPU32
芯體尺寸： 32-位
速度： 16MHz
連通性： EBI/EMI，UART/USART
輸入/輸出數(shù)： 47
程序存儲器類型： ROMless
RAM 容量： 1K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 5.5 V
數(shù)據(jù)轉換器： A/D 8x8/10b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 132-BQFP 緩沖式
包裝： 托盤
MC68334
42
MC68334TS/D REV. 1
3. The request level is latched from the address bus into the interrupt priority mask field in the
status or condition code register.
D. Modules that have requested interrupt service decode the priority value in ADDR[3:1]. If request
priority is the same as acknowledged priority, arbitration by IARB contention takes place.
E. After arbitration, the interrupt acknowledge cycle is completed in one of the following ways:
1. When there is no contention (IARB = %0000), the spurious interrupt monitor asserts BERR,
and the CPU generates the spurious interrupt vector number.
2. The dominant interrupt source supplies a vector number and DSACK signals appropriate
to the access. The CPU acquires the vector number.
3. The AVEC signal is asserted (the signal can be asserted by the dominant interrupt source
or the pin can be tied low), and the CPU generates an autovector number corresponding
to interrupt priority.
4. The bus monitor asserts BERR and the CPU32 generates the spurious interrupt vector
number.
F. The vector number is converted to a vector address.
G. The content of the vector address is loaded into the PC, and the processor transfers control to
the exception handler routine.
3.9 Factory Test Block
The test submodule supports scan-based testing of the various MCU modules. It is integrated into the
SIM to support production testing.
Test submodule registers are intended for Freescale use. Register names and addresses are provided
to indicate that these addresses are occupied.
SIMTR
— System Integration Test Register
$YFFA02
SIMTRE
— System Integration Test Register (E Clock)
$YFFA08
TSTMSRA
— Master Shift Register A
$YFFA30
TSTMSRB
— Master Shift Register B
$YFFA32
TSTSC
— Test Module Shift Count
$YFFA34
TSTRC
— Test Module Repetition Count
$YFFA36
CREG
— Test Module Control Register
$YFFA38
DREG
— Test Module Distributed Register
$YFFA3A
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PDF描述
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參數(shù)描述
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