參數(shù)資料
型號(hào)： MC56F8322VFAER2
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 15/136頁(yè)
文件大小： 0K
描述： IC HYBRID CTRLR 16BIT 48-LQFP
標(biāo)準(zhǔn)包裝： 2,000
系列： 56F8xxx
核心處理器： 56800E
芯體尺寸： 16-位
速度： 60MHz
連通性： CAN，SCI，SPI
外圍設(shè)備： POR，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 21
程序存儲(chǔ)器容量： 40KB（20K x 16）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 6K x 16
電壓 - 電源 (Vcc/Vdd)： 2.25 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 6x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 105°C
封裝/外殼： 48-LQFP
包裝： 帶卷 (TR)
配用： MC56F8323EVME-ND - BOARD EVALUATION MC56F8323
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External Clock Operation Timing
56F8322 Technical Data, Rev. 16
Freescale Semiconductor
111
Preliminary
10.5 External Clock Operation Timing
Figure 10-3 External Clock Timing
10.6 Phase Locked Loop Timing
Table 10-13 External Clock Operation Timing Requirements1
1. Parameters listed are guaranteed by design.
Characteristic
Symbol
Min
Typ
Max
Unit
Frequency of operation (external clock driver)2—56F8322
2. See Figure 10-3 for details on using the recommended connection of an external clock driver.
fosc
0
—
120
MHz
Frequency of operation (external clock driver)2—56F8122
fosc
0—
80
MHz
Clock Pulse Width3
3. The high or low pulse width must be no smaller than 8.0ns or the chip will not function.
tPW
3.0
—
ns
External clock input rise time4
4. External clock input rise time is measured from 10% to 90%.
trise
—
15
ns
External clock input fall time5
5. External clock input fall time is measured from 90% to 10%.
tfall
—
15
ns
Table 10-14 PLL Timing
Characteristic
Symbol
Min
Typ
Max
Unit
External reference crystal frequency for the PLL1
1. An externally supplied reference clock should be as free as possible from any phase jitter for the PLL to work
correctly. The PLL is optimized for 8MHz input crystal.
fosc
48
8.4
MHz
PLL output frequency2 (fOUT)—56F8322
2. ZCLK may not exceed 60MHz. For additional information on ZCLK and (fOUT/2), please refer to the OCCS chapter in the
56F8300 Peripheral User Manual.
fop
160
—
260
MHz
PLL output frequency2 (fOUT)—56F8122
fop
160
—
160
MHz
PLL stabilization time3 -40
° to +125°C
3. This is the minimum time required after the PLL set up is changed to ensure reliable operation.
tplls
—1
10
ms
External
Clock
VIH
VIL
Note: The midpoint is VIL + (VIH – VIL)/2.
90%
50%
10%
90%
50%
10%
tPW
tfall
trise
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PDF描述
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MC56F8323EVME 功能描述:開發(fā)板和工具包 - 其他處理器 MC56F8323 EVAL BRD RoHS:否 制造商:Freescale Semiconductor 產(chǎn)品:Development Systems 工具用于評(píng)估:P3041 核心:e500mc 接口類型:I2C, SPI, USB 工作電源電壓:
MC56F8323EVME 制造商:Freescale Semiconductor 功能描述:Evaluation Kit for MC56F832x and MC56F81
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