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參數(shù)資料
| 型號： | MB89577 |
| 廠商： | Fujitsu Limited |
| 英文描述： | F2MC-8L 8-BIT MICROCONTROLLER |
| 中文描述： | F2MC - 604 8位微控制器 |
| 文件頁數(shù)： | 435/563頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MB89577 |
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415
16.4 Registers of the Multi-address I
2
C
Table 16.4-2 Function of Each Bit in Multi-address I
2
C Bus Controller Register (MBCR)
Bit name
Function
Bit 7
BER:
Bus error interrupt request
flag bit
This bit clears a bus error interrupt and detects a bus error.
When a bus error is detected, "0" is written and the bus
error interrupt is cleared.
When "1" is written, there is no change and no effect on
others.
When an illegal start or stop condition is detected during data
transfer, this bit is set to "1". For RMW instructions, "1" is
always read.
When this bit is set, the operation enable bit in the MCCR
register is cleared, the multi-address I
2
C enters the hold
mode, and data transfer is terminated.
Bit 6
BEIE:
Bus error interrupt request
enable bit
This bit enables (BEIE = 1) or disables (BEIE = 0) the
generation of a bus error interrupt request.
When this bit is set and BER = 1, an interrupt request is sent
to the CPU.
Bit 5
SCC:
Start condition generation
bit
When this bit is set, a repeated start condition in master
mode is generated. (SCC = 1)
No change when "0" is written.
The read value of this bit is always "0."
Note:
1) Do not write SCC = 1 and MSS = 0 simultaneously.
2) If "0" is written to MSS when INT = 0, "0" in the MSS bit
has a higher priority and a stop condition is generated.
Bit 4
MSS:
Master/slave selection bit
This bit selects the slave mode (MSS = 0) or the master
mode (MSS = 1).
When this bit is cleared to "0," a stop condition is generated
and the master mode is switched to the slave mode after
transfer is completed.
When this bit is set to "1," the slave mode is switched to the
master mode, a start condition is generated, and transfer is
started.
If arbitration lost is generated when the master is transmitting
data, this bit is cleared and the master mode is switched to
the slave mode.
Note:
1) Do not write SCC = 1 and MSS = 0 simultaneously.
2) If "0" is written to MSS when INT = 0, "0" in the MSS bit
has a higher priority and a stop condition is generated.
Bit 3
ACK:
Data acknowledge
generation enable bit
This bit enables (ACK = 1) or disables (ACK = 0) the output
of the acknowledge bit in the 9th clock at data reception.
Bit 2
GCAA:
General call address
acknowledge generation
enable bit
This bit permits the generation of acknowledge when a
general call address is received.
When a general call address is received in slave mode when
this bit is set to "1," output of acknowledge is permitted.
Even if a general call address is received when "0" is written
to this bit, acknowledge is not output.
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