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參數(shù)資料
| 型號(hào)： | M7A3PE600-FPQG208I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 600000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 90/168頁 |
| 文件大?。?/td> | 1335K |
| 代理商： | M7A3PE600-FPQG208I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁當(dāng)前第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁
ProASIC3E Flash Family FPGAs
2- 16
Advanced v0.5
Notes:
1. Represents the global input pins. Globals have direct access to the clock conditioning block and are not routed via the FPGA fabric.
Refer to the "User I/O Naming Convention" section on page 2-50 for more information.
2. Instantiate the routed clock source input as follows:
a) Connect the output of a logic element to the clock input of a PLL, CLKDLY, or CLKINT macro.
b) Do not place a clock source I/O (INBUF or INBUF_LVPECL/LVDS/BLVDS/M-LVDS/DDR) in a relevant global pin location.
Figure 2-14 Clock Input Sources Including CLKBUF, CLKBUF_LVDS/LVPECL, and CLKINT
Figure 2-15 CLKBUF and CLKINT
+
Source for CCC
(CLKA or CLKB or CLKC)
Each shaded box represents an
INBUF or INBUF_LVDS/LVPECL
macro, as appropriate.
To Core
Routed Clock
(from FPGA core)
Sample Pin Names
GAA0/IO0NDB0V0
1
GAA1/IO00PDB0V0
1
GAA2/IO13PDB7V1
1
GAA[0:2]: GA represents global in the northwest corner
of the device. A[0:2]: designates specific A clock source.
2
CLKBUF
CLKINT
CLKBUF_LVDS/LVPECL
PADN
PADP
Y
PAD
Y
A
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PDF描述 |
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