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參數(shù)資料
| 型號： | M68HC000 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-/32-Bit Microprocessor(16/32位微處理器) |
| 中文描述： | 16/32位微處理器（16/32位微處理器） |
| 文件頁數(shù)： | 76/184頁 |
| 文件大?。?/td> | 1006K |
| 代理商： | M68HC000 |
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5-30
M68000 8-/16-/32-BIT MICROPROCESSORS USER'S MANUAL
MOTOROLA
executing a reset instruction is ignored. Since the processor asserts the
RESET
signal for
124 clock cycles during execution of a reset instruction, an external reset should assert
RESET
for at least 132 clock periods.
5.6 THE RELATIONSHIP OF
DTACK
,
BERR
, AND
HALT
To properly control termination of a bus cycle for a retry or a bus error condition,
DTACK
,
BERR
, and
HALT
should be asserted and negated on the rising edge of the processor
clock. This relationship assures that when two signals are asserted simultaneously, the
required setup time (specification #47,
Section 9 Electrical Characteristics
) for both of
them is met during the same bus state. External circuitry should be designed to
incorporate this precaution. A related specification, #48, can be ignored when
DTACK
,
BERR
, and
HALT
are asserted and negated on the rising edge of the processor clock.
The possible bus cycle termination can be summarized as follows (case numbers refer to
Table 5-5).
Normal Termination:
DTACK
is asserted.
BERR
and
HALT
remain negated (case 1).
Halt Termination:
HALT
is asserted coincident with or preceding
DTACK
, and
BERR
remains negated (case 2).
Bus Error Termination:
BERR
is asserted in lieu of, coincident with, or preceding
DTACK
(case 3). In the MC68010, the late bus error also,
BERR
is asserted following
DTACK
(case 4).
HALT
remains
negated and
BERR
is negated coincident with or after
DTACK
.
Retry Termination:
HALT
and
BERR
asserted in lieu of, coincident with, or before
DTACK
(case 5). In the MC68010, the late retry also,
BERR
and
HALT
are asserted following
DTACK
(case 6).
BERR
is
negated coincident with or after
DTACK
.
HALT
must be held at
least one cycle after
BERR
.
Table 5-1 shows the details of the resulting bus cycle termination in the M68000
microprocessors for various combinations of signal sequences.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M68HC001 | 16-/32-Bit Microprocessor(16/32位微處理器) |
| M68EC000 | 16/32 Bit Microprocesso(16/32位微處理器) |
| M68HC16 | 16-Bit Microcontroller(16位微控制器) |
| MAC08BT1 | TRIAC 0.8 AMPERE RMS 200 thru 600 Volts |
| MAC08MT1 | SENSITIVE GATE TRIACS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M68HC05 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| M68HC05_13 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:M68HC05 Microcontrollers |
| M68HC05EVS | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Motorola M68HC05 Family Evaluation System |
| M68HC05M68H | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HCMOS Microcontroller Unit |
| M68HC08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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