1. Polarity of CLK/LE can be programmed Although the macrocell shows only one input to the register, the XOR gate in" />
參數(shù)資料
型號： M4A3-64/64-12VNI
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 4/62頁
文件大小： 0K
描述： IC CPLD ISP 4A 64MC 100TQFP
標(biāo)準(zhǔn)包裝： 90
系列： ispMACH® 4A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 12.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
宏單元數(shù)： 64
輸入/輸出數(shù)： 64
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 托盤
12
ispMACH 4A Family
Note:
1. Polarity of CLK/LE can be programmed
Although the macrocell shows only one input to the register, the XOR gate in the logic allocator allows the
D-, T-type register to emulate J-K, and S-R behavior. In this case, the available product terms are divided
between J and K (or S and R). When configured as J-K, S-R, or T-type, the extra product term must be used
on the XOR gate input for flip-flop emulation. In any register type, the polarity of the inputs can be
programmed.
The clock input to the flip-flop can select any of the four PAL block clocks in synchronous mode, with the
additional choice of either polarity of an individual product term clock in the asynchronous mode.
The initialization circuit depends on the mode. In synchronous mode (Figure 7), asynchronous reset and
preset are provided, each driven by a product term common to the entire PAL block.
Table 8. Register/Latch Operation
Conguration
Input(s)
CLK/LE 1
Q+
D-type Register
D=X
D=0
D=1
0,1, ↓ (↑)
↑ (↓)
Q
0
1
T-type Register
T=X
T=0
T=1
0, 1, ↓ (↑)
↑ (↓)
Q
D-type Latch
D=X
D=0
D=1
1(0)
0(1)
Q
0
1
Power-Up
Reset
AP
D/T/L
AR
Q
PAL-Block
Initialization
Product Terms
a. Power-up reset
Power-Up
Preset
AP
D/L
PAL-Block
Initialization
Product Terms
AR
Q
17466G-012
17466G-013
Figure 7. Synchronous Mode Initialization Congurations
b. Power-up preset
相關(guān)PDF資料
PDF描述
ISPLSI 1016EA-100LJ44 IC PLD ISP 32I/O 100MHZ 44PLCC
VI-B2X-CY-F4 CONVERTER MOD DC/DC 5.2V 50W
TPSE477M010R0050 CAP TANT 470UF 10V 20% 2917
R05P215S/X2/R6.4 CONV DC/DC 2W 05VIN 15VOUT
GRM21BR71C474KA01L CAP CER 0.47UF 16V 10% X7R 0805
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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M4A3-96/48-10VNC 制造商:Lattice Semiconductor Corporation 功能描述:CPLD ispMACH 4A Family 3.75K Gates 96 Macro Cells 83.3MHz/118MHz 3.3V 100-Pin TQFP Tray
M4A3-96/48-12VI 功能描述:CPLD - 復(fù)雜可編程邏輯器件 HI PERF E2CMOS PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
M4A3-96/48-55VC 功能描述:CPLD - 復(fù)雜可編程邏輯器件 HI PERF E2CMOS PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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