參數(shù)資料
型號(hào)： M4A3-256/128-7VI
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： PLD
英文描述： CAP 1500UF 100V ELECT KMH SNAP
中文描述： EE PLD, 7.5 ns, PQFP176
封裝： TQFP-176
文件頁(yè)數(shù)： 38/62頁(yè)
文件大小： 2620K
代理商： M4A3-256/128-7VI
MACH 4 Family
43
tHA
Asynchronous clock hold
time
2.5
3.0
3.5
4.0
5.0
8.0
ns
tCOSi
Synchronous clock to
internal output
2.5
3.5
ns
tCOS
Synchronous clock to
output
4.0
4.5
5.0
5.5
6.5
ns
tCOAi
Asynchronous clock to
internal output
5.0
6.0
8.0
10.0
12.0
ns
tCOA
Asynchronous clock to
output
6.5
7.0
8.5
11.0
13.0
15.0
ns
Latched Delays:
tSSL
Synchronous latch setup
time
4.0
4.5
6.0
7.0
8.0
10.0
ns
tSAL
Asynchronous latch setup
time
3.0
3.5
4.0
5.0
8.0
ns
tHSL
Synchronous latch hold
time
0.0
ns
tHAL
Asynchronous latch hold
time
3.0
3.5
4.0
5.0
8.0
ns
tPDLi
Transparent latch to
internal output
5.5
6.0
7.5
9.0
11.0
12.0
ns
tPDL
Propagation delay through
transparent latch to output
7.0
8.0
10.0
12.0
14.0
15.0
ns
tGOSi
Synchronous gate to
internal output
3.0
3.5
4.5
7.0
8.0
ns
tGOS
Synchronous gate to output
4.5
5.0
6.0
7.5
10.0
11.0
ns
tGOAi
Asynchronous gate to
internal output
6.0
8.5
10.0
13.0
15.0
ns
tGOA
Asynchronous gate to
output
7.5
8.0
11.0
13.0
16.0
18.0
ns
Input Register Delays:
tSIRS
Input register setup time
1.5
2.0
ns
tHIRS
Input register hold time
2.5
3.0
4.0
ns
tICOSi
Input register clock to
internal feedback
3.0
3.5
4.5
6.0
ns
Input Latch Delays:
tSIL
Input latch setup time
1.5
2.0
ns
tHIL
Input latch hold time
2.5
3.0
4.0
ns
tIGOSi
Input latch gate to internal
feedback
3.5
4.0
5.0
ns
tPDILi
Transparent input latch to
internal feedback
1.5
2.0
ns
MACH 4A TIMING PARAMETERS OVER OPERATING RANGES1 (CONTINUED)
-5
-55
-6
-65
-7
-10
-12
-14
Unit
Min Max Min Max Min Max Min Max Min Max Min Max Min Max Min Max
相關(guān)PDF資料
PDF描述
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