參數(shù)資料
型號(hào)： M44C090-XXX-DIT
廠商： TEMIC SEMICONDUCTORS
元件分類： 微控制器/微處理器
英文描述： 4-BIT, MROM, 4 MHz, MICROCONTROLLER, UUC
封裝： CHIP
文件頁(yè)數(shù)： 18/319頁(yè)
文件大?。?/td> 11009K
代理商： M44C090-XXX-DIT
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114
Atmel ATmega16/32/64/M1/C1 [DATASHEET]
7647K–AVR–12/13
13.10.7 Input Capture Register 1 – ICR1H and ICR1L
The input capture is updated with the counter (TCNTn) value each time an event occurs on the ICPn pin (or optionally on the
analog comparator output for Timer/Counter1). The input capture can be used for defining the counter TOP value.
The input capture register is 16-bit in size. To ensure that both the high and low bytes are read simultaneously when the CPU
accesses these registers, the access is performed using an 8-bit temporary High Byte Register (TEMP). This temporary register
is shared by all the other 16-bit registers. See Section 13.2 “Accessing 16-bit Registers” on page 94.
13.10.8 Timer/Counter1 Interrupt Mask Register – TIMSK1
Bit 7, 6 – Res: Reserved Bits
These bits are unused bits in the ATmega16/32/64/M1/C1, and will always read as zero.
Bit 5 – ICIE1: Timer/Counter1, Input Capture Interrupt Enable
When this bit is written to one, and the I-flag in the status register is set (interrupts globally enabled), the Timer/Counter1 input
capture interrupt is enabled. The corresponding interrupt vector (Table 8-2 on page 48) is executed when the ICF1 flag, located
in TIFR1, is set.
Bit 4, 3 – Res: Reserved Bits
These bits are unused bits in the ATmega16/32/64/M1/C1, and will always read as zero.
Bit 2 – OCIE1B: Timer/Counter1, Output Compare B Match Interrupt Enable
When this bit is written to one, and the I-flag in the status register is set (interrupts globally enabled), the Timer/Counter1 output
compare B match interrupt is enabled. The corresponding interrupt vector (Table 8-2 on page 48) is executed when the OCF1B
flag, located in TIFR1, is set.
Bit 1 – OCIE1A: Timer/Counter1, Output Compare A Match Interrupt Enable
When this bit is written to one, and the I-flag in the status register is set (interrupts globally enabled), the Timer/Counter1 output
compare A match interrupt is enabled. The corresponding interrupt vector (Table 8-2 on page 48) is executed when the OCF1A
flag, located in TIFR1, is set.
Bit 0 – TOIE1: Timer/Counter1, Overflow Interrupt Enable
When this bit is written to one, and the I-flag in the status register is set (interrupts globally enabled), the Timer/Counter1
overflow interrupt is enabled. The corresponding interrupt vector (Table 8-2 on page 48) is executed when the TOV1 flag,
located in TIFR1, is set.
Bit
7654
3210
ICR1[15:8]
ICR1H
ICR1[7:0]
ICR1L
Read/Write
R/W
Initial Value
0000
Bit
7
6543
2
1
0
–
ICIE1
–
OCIE1B
OCIE1A
TOIE1
TIMSK1
Read/Write
R
R/W
R
R/W
Initial Value
0
0000
0
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PDF描述
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M44T332538880MHZ 制造商:MEC 功能描述:
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