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參數(shù)資料
| 型號： | M38039M6-XXXSP |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | 18-Mbit (512K x 36/1M x 18) Pipelined SRAM with NoBL(TM) Architecture; Architecture: NoBL, Pipeline; Density: 18 Mb; Organization: 512Kb x 36; Vcc (V): 3.1 to 3.6 V |
| 中文描述： | 單芯片8位CMOS微機(jī) |
| 文件頁數(shù)： | 29/119頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | M38039M6-XXXSP |
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Rev.1.00
REJ03B0212-0100
Apr 2, 2007
Page 29 of 117
3803 Group (Spec.L)
Fig 24. Timing of interrupt request generation, interrupt request bit, and interrupt acceptance
T1
(1) The interrupt request bit for an interrupt request generated during period 1 is set to “1” at timing point IR1.
(2) The interrupt request bit for an interrupt request generated during period 2 is set to “1” at timing point IR1 or IR2.
The timing point at which the bit is set to “1” varies depending on conditions. When two or more interrupt
requests are generated during the period 2, each request bit may be set to “1” at timing point IR1 or IR2
separately.
T1 T2 T3 : Interrupt acceptance timing points
IR1 IR2 : Timings points at which the interrupt request bit is set to “1”.
Note : Period 2 indicates the last
φ
cycle during one instruction cycle.
IR1T2
SYNC
IR2T3
1
2
Internal clock
φ
Instruction cycle
Push onto stack
Vector fetch
Instruction cycle
相關(guān)PDF資料 |
PDF描述 |
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