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參數(shù)資料
| 型號： | M38039FFSP |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單芯片8位CMOS微機 |
| 文件頁數(shù)： | 76/135頁 |
| 文件大?。?/td> | 2055K |
| 代理商： | M38039FFSP |
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76
3803/3804 Group
SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER
MITSUBISHI MICROCOMPUTERS
START Condition Generating Method
When writing
“
1
”
to the MST, TRX, and BB bits of the I
2
C status
register (S1: address 0013
16
) at the same time after writing the
slave address to the I
2
C data shift register (S0: address 0011
16
)
with the condition in which the ES0 bit of the I
2
C control register
(S1D: address 0014
16
) and the BB flag are
“
0
”
, a START condition
occurs. After that, the bit counter becomes
“
000
2
”
and an SCL for
1 byte is output. The START condition generating timing is differ-
ent in the standard clock mode and the high-speed clock mode.
Refer to Figure 70, the START condition generating timing dia-
gram, and Table 12, the START condition generating timing table.
STOP Condition Generating Method
When the ES0 bit of the I
2
C control register (S1D: address
0014
16
) is
“
1,
”
write
“
1
”
to the MST and TRX bits, and write
“
0
”
to
the BB bit of the I
2
C status register (S1: address 0013
16
) simulta-
neously. Then a STOP condition occurs. The STOP condition
generating timing is different in the standard clock mode and the
high-speed clock mode. Refer to Figure 71, the STOP condition
generating timing diagram, and Table 13, the STOP condition gen-
erating timing table.
Fig. 70 START condition generating timing diagram
Fig. 71 STOP condition generating timing diagram
Table 13 STOP condition generating timing table
Item
Setup time
Hold time
4.5
μ
s (18 cycles)
Standard clock mode
5.0
μ
s (20 cycles)
Note:
Absolute time at
φ
= 4 MHz. The value in parentheses denotes the
number of
φ
cycles.
High-speed clock mode
3.0
μ
s (12 cycles)
2.5
μ
s (10 cycles)
Table 12 START condition generating timing table
Item
Setup time
Hold time
5.0
μ
s (20 cycles)
Standard clock mode
5.0
μ
s (20 cycles)
Note:
Absolute time at
φ
= 4 MHz. The value in parentheses denotes the
number of
φ
cycles.
High-speed clock mode
2.5
μ
s (10 cycles)
2.5
μ
s (10 cycles)
I
2
C status register
write signal
Hold time
Setup
time
SCL
SDA
I
2
C status register
write signal
H
o
l
d
t
i
m
e
S
e
t
t
u
e
p
i
m
SCL
SDA
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