參數(shù)資料
型號(hào)： M32192F8UWG
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 160 MHz, RISC MICROCONTROLLER, PBGA224
封裝： 13 X 13 MM, 0.80 MM PITCH, PLASTIC, LFBGA-224
文件頁數(shù)： 492/1044頁
文件大?。?/td> 5857K
代理商： M32192F8UWG
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10-196
10.8 TOU (Output-Related 24-Bit Timer)
MULTIJUNCTION TIMERS
10
32192/32195/32196 Group Hardware Manual
Rev.1.10 REJ09B0123-0110 Apr.06.07
Note: If theare are CPU, DMA, SDI, and Writing cycle from NBD to any other area between 1 and
2, the continuous setting (A pair of two consecutive is 1 set for writing operation) is dis-
abled and the writing value is not reflected. Therefore, disable interrupts and DMA trans-
fers before setting. However, the writing cycle from RTD and DRI are not effected.
(2) Using the PWM Output Disable Control Registers to disable PWM outputs
The PWM Output 0 Disable Control Gm Register (PO0DISGACR, PO0DISGBCR) may be used to disable
outputs from the ports P87(P00)/TO21–P82(P05)/TO26 that are provided for the PWM outputs of the timer
TOU0_0–TOU0_5. Similarly, the PWM Output 1 Disable Control Gm Register (PO1DISGACR,
PO1DISGBCR) may be used to disable outputs from the ports P110(P10)/TO29–P115(P15)/TO34 that are
provided for the PWM outputs of the timer TOU1_0–TOU1_5.
To disable PWM output by the PWM Output Disable Control Gm Register (POnDISGACR, POnDISCBCR)
set as described below.
When using the PWM Output 0 Disable Control Register (PO0DISGACR, PO0DISGBCR) to disable
PWM outputs
1. Set the PO0DISGACR(PO0DISGBCR) register PO0DISGAP(PO0DISGBP) bit to “1.”
2. After 1 above, set the PO0DISGAP(PO0DISGBP) bit to “0” and then the PO0DISGA(PO0DISGB) bit
to “1” (output disabled).
Note: If a write cycle to any other area ocurs between 1 and 2, the setting of the PO0DISGA
(PO0DISGB) bit has no effect.
When using the PWM Output 1 Disable Control Register (PO1DISGACR, PO1DISGBCR) to disable
PWM outputs
1. Set the PO1DISGACR(PO1DISGBCR) register PO1DISGAP(PO1DISGBP) bit to “1.”
2. After 1 above, set the PO1DISGAP(PO1DISGBP) bit to “0” and then the PO1DISGA(PO1DISGB) bit
to “1” (output disabled).
Note: If a write cycle to any other area ocurs between 1 and 2, the setting of the PO1DISGA
(PO1DISGB) bit has no effect.
(3) Using the pin level on ports P87(P00)/TO21–P82(P05)/TO26 or P110(P10)/TO29–P115(P15)/TO34 to
disable PWM outputs
The pin level ("H" or "L" level) on ports P87(P00)/TO21–P82(P05)/TO26 may be used to disable outputs
from the ports P87(P00)/TO21–P82(P05)/TO26 that are provided for the PWM outputs of the timer
TOU0_0–TOU0_5. Similarly, the pin level ("H" or "L" level) on ports P110(P10)/TO29–P115(P15)/TO34
may be used to disable outputs from the ports P110(P10)/TO29–P115(P15)/TO34 that are provided for the
PWM outputs of the timer TOU1_0–TOU1_5 .
After detecting PWM output disable level from port P87(P00)/TO21-P82(P05)/TO26, P110(P10)/
TO29~P115(P15)/TO34, PWM output is disabled. During PWM Output Disable, POnDISGmbit of PWM
Output n Disable Control Gm Register is set to "1."
Restoring output enable status is done by exiting outputting PWM output disable level from port P87(P00)/
TO21-P82(P05)/TO26, P110(P10)/TO29-P115(P15)/TO34 and then by "0" clearing POnDISGm bit of PWM
Output n Disable Gm Register (POnDISGmCR ).
Note: If POnDISGmbit in PWM Output n Disable Control Gm Register is written during PWM
Output Disable level outputting from port P87(P00)/TO21-P82(P05)/TO26, P110(P10)/
TO29-P115(P15)/TO34, that operation of writing has no effect.
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PDF描述
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M33230GS-20 32-BIT, 20 MHz, MICROPROCESSOR, CPGA179
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M3220-3005-3005 制造商:RAF Electronic Hardware 功能描述:
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