參數(shù)資料
型號(hào)： M2V28S40TP-7L
廠商： Mitsubishi Electric Corporation
英文描述： 128M Synchronous DRAM
中文描述： 128M的同步DRAM
文件頁(yè)數(shù)： 32/52頁(yè)
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代理商： M2V28S40TP-7L
M2V28S20TP-6,-7,-8
M2V28S30TP-6,-7,-7L,-8,-8L
M2V28S40TP-7,-7L,-8,-8L
Jun. '99
MITSUBISHI LSIs
SDRAM (Rev. 1.0E)
128M Synchronous DRAM
(4-BANK x 8,388,608-WORD x 4-BIT)
(4-BANK x 4,194,304-WORD x 8-BIT)
(4-BANK x 2,097,152-WORD x 16-BIT)
32
SWITCHING CHARACTERISTICS
Output Load Condition
(Ta=0 – 70oC, Vdd= VddQ= 3.3 ± 0.3V, Vss= VssQ= 0V, unless otherwise noted )
NOTE)
1. If clock rising time is longer than 1ns, (tr /2–0.5ns) should be added to the parameter.
V
OUT
50pF
Output Timing Measurement
Reference Point
CLK
1.4V
1.4V
DQ
Symbol
Parameter
Limits
Unit
-7
-8
Min.
Max.
Min.
Max.
tAC
Access time from CLK
CL=2
6
7
ns
CL=3
6
6
ns
tOH
Output Hold time from CLK
3
3
ns
tOLZ
Delay time, output low-
impedance from CLK
0
0
ns
tOHZ
Delay time, output high-
impedance from CLK
2.7
6
3
6
ns
Note
*1
-6
Min.
Max.
6
3
0
3
5.4
5.4
tOHZ
tAC
CLK
DQ
1.4V
1.4V
tOH
tOLZ
CL=2
CL=3
3
3
ns
2.7
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PDF描述
M2V28S40TP-8 CA-BAYONET
M2V28S40TP-8L 128M Synchronous DRAM
M2V28S20ATP 128M Synchronous DRAM
M2V28S30TP-7L 128M Synchronous DRAM
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