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參數(shù)資料
| 型號(hào)： | M2V28S30ATP-6L |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | 128M Synchronous DRAM |
| 中文描述： | 128M的同步DRAM |
| 文件頁(yè)數(shù)： | 31/52頁(yè) |
| 文件大?。?/td> | 639K |
| 代理商： | M2V28S30ATP-6L |
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M2V28S20TP-6,-7,-8
M2V28S30TP-6,-7,-7L,-8,-8L
M2V28S40TP-7,-7L,-8,-8L
Jun. '99
MITSUBISHI LSIs
SDRAM (Rev. 1.0E)
128M Synchronous DRAM
(4-BANK x 8,388,608-WORD x 4-BIT)
(4-BANK x 4,194,304-WORD x 8-BIT)
(4-BANK x 2,097,152-WORD x 16-BIT)
31
AC TIMING REQUIREMENTS
Any AC timing is referenced
to the input signal passing
through 1.4V.
(Ta=0 – 70oC, Vdd= VddQ= 3.3 ± 0.3V, Vss= VssQ= 0V, unless otherwise noted )
Input Pulse Levels:
Input Timing Measurement Level:
0.8V – 2.0V
1.4V
CLK
DQ
1.4V
1.4V
Symbol
Parameter
Limits
Unit
-7
-8
Min.
Max.
Min.
Max.
tCLK
CLK cycle time
CL=2
10
13
ns
CL=3
10
10
ns
tCH
CLK High pulse width
3
3
ns
tCL
CLK Low pulse width
3
3
ns
tT
Transition time of CLK
1
10
1
10
ns
tIS
Input Setup time
(all inputs)
2
2
ns
tIH
Input Hold time
(all inputs)
1
1
ns
tRC
Row Cycle time
70
70
ns
tRCD
Row to Column Delay
20
20
ns
tRAS
Row Active time
50
100K
50
100K
ns
tRP
Row Precharge time
20
20
ns
tWR
Write Recovery time
20
20
ns
tRRD
Act to Act Delay time
20
20
ns
tRSC
Mode Register Set Cycle time
20
20
ns
tSRX
Self-refresh Exit time
10
10
ns
tREF
Refresh Interval time
64
64
ms
tPDE
Power Down Exit time
10
10
ns
Min.
Max.
10
2.5
1
10
1.5
0.8
67.5
20
45
100K
20
15
15
15
7.5
64
7.5
-6
7.5
2.5
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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