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參數(shù)資料
| 型號(hào)： | LSIFC929X |
| 英文描述： | LSIFC929X dual channel fibre solutions |
| 中文描述： | LSIFC929X雙通道光纖解決方案 |
| 文件頁數(shù)： | 57/144頁 |
| 文件大?。?/td> | 1496K |
| 代理商： | LSIFC929X |
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LSIFC909 Fibre Channel I/O Processor
5-1
Chapter 5
Registers
This chapter provides a description of the registers in the LSIFC909 FC
PCI Protocol Controller chip. The chapter contains the following sections:
Section 5.1, “PCI Addressing”
Section 5.2, “PCI Bus Commands Supported”
Section 5.3, “PCI Cache Mode”
Section 5.4, “Unsupported PCI Commands”
Section 5.5, “Programming Model”
Section 5.6, “PCI Configuration Registers”
Section 5.7, “Host Interface Registers”
Section 5.8, “Shared Memory”
5.1 PCI Addressing
There are three types of PCI-defined address space:
Configuration space
Memory space
I/O space
Configuration space is a contiguous 256 x 8-bit set of addresses
dedicated to each “slot” or “stub” on the bus. Decoding C_BE[7:0]/
determines if a PCI cycle is intended to access configuration register
space. The IDSEL bus signal is a “chip select” that allows access to the
configuration register space only. The LSIFC909 ignores a configuration
read/write cycle without IDSEL. The eight lower order addresses select
a specific 8-bit register. AD[10:8] are decoded as well, but they must be
for the LSIFC909 to respond. According to the PCI specification,
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