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參數資料
| 型號： | LPC47S422QFP |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | ENHANCED SUPER I/O WITH LPC INTERFACE FOR SERVER APPLICATIONS |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數： | 154/264頁 |
| 文件大?。?/td> | 1342K |
| 代理商： | LPC47S422QFP |
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Bit 3 ENI
This bit enables the internal SMBus interrupt, nINT, which is generated when the PIN bit is asserted
(‘0’).
Bit 2 and Bit 1 STA and STO
These bits control the generation of the SMBus Start condition and transmission of slave address and
R/nW bit, generation of repeated Start condition, and generation of the STOP condition (see Table 52)
Table 52 - Instruction for Serial Bus Control
STA
STO
PRESENT MODE
FUNCTION
1
0
SLV/REC
START
154
OPERATION
Transmit START+address, remain
MST/TRM if R/nW=0; go to MST/REC if
R/nW=1.
Same as for SLV/REC
Transmit STOP go to SLV/REC mode;
Note 1
Send STOP, START and address after
last master frame without STOP sent;
Note 2
No operation; Note 3
1
0
0
1
MST/TRM
MST/REC;
MST/TRM
MST
REPEAT START
STOP READ;
STOP WRITE
DATA
CHAINING
1
1
0
0
ANY
NOP
Note 1: In master receiver mode, the last byte is terminated with ACK bit high (‘negative
acknowledge’).
Note 2: If both STA and STO are set high simultaneously in master mode, a STOP condition followed
by a START condition + address will be generated. This allows ‘chaining’ of transmissions
without relinquishing bus control.
Note 3: All other STA and STO mode combinations not mentioned in Table 52 are NOPs.
Bit 0 ACK
This bit must be set normally to logic “1”. This causes the SMBus to send an acknowledge
automatically after each byte (this occurs during the 9th clock pulse). The bit must be reset (to logic “0”)
when the SMBus controller is operating in master/receiver mode and requires no further data to be sent
from the slave transmitter. This causes a negative acknowledge on the SMBus, which halts further
transmission from the slave device.
Status Register
Overview
The Status register, the read-only component of the SMBus Base Address, enables access to SMBus
operational status information.
Bit 7 PIN
Pending Interrupt Not. This bit is a status flag which is used to synchronize serial communication and
is set to logic “0” whenever the chip requires servicing. The PIN bit is normally read in polled
applications to determine when an SMBus byte transmission/reception is completed.
When acting as transmitter, PIN is set to logic “1” (inactive) each time the data register is written. In
receiver mode, the PIN bit is automatically set to logic “1” each time the data register is read.
相關PDF資料 |
PDF描述 |
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參數描述 |
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