參數(shù)資料
型號： LFXP3E-3QN208I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 181/397頁
文件大?。?/td> 0K
描述： IC FPGA 3.1KLUTS 136I/O 208-PQFP
標(biāo)準(zhǔn)包裝： 48
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計： 55296
輸入/輸出數(shù)： 136
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysCLOCK PLL Design and Usage Guide
11-5
FDEL Settings
There are four ways the user can enter the desired FDEL value.
1. Although the FDEL entry is not available in the IPexpress GUI, the module generated by IPexpress
includes the attribute with default value, “0”. Users can replace it with a desired value.
Example of source code with default FDEL value:
attribute FDEL of ehxpll_mod_0_0 : label is "0";
generic map (…
FDEL=>"0",
…
")
2. Preference File: User may specify the preference in the Preference file.
Example:
ASIC "FDEL_CODE_0_0" TYPE "EHXPLLB" FDEL="-2"
;
3. Pre-Map Preference Editor: Users can enter the FDEL value in the Pre-Map Preference Editor as shown in
CLKOP Actual
Frequency
YN
N
MHz
CLKOK Frequency
Tolerance
Y
N
0.0, 0.1, 0.2, 0.5,1.0, 2.0, 5.0, 10.0
0.0
%
CLKOK Actual
Frequency
YN
N
MHz
CLKI Divider
Setting
YCLKI_DIV
4, 6
Y
N
1 to 16 (1 to 15)
1
CLKFB Divider
Setting
Y
CLKFB_DIV
6
Y
N
1 to 16 (1 to 15)
1
CLKOP Divider
Setting
Y
CLKOP_DIV
6
Y
N
Note 3
8
2 (4 or 6)
CLKOK Divider
Setting
Y
CLKOK_DIV
Y
N
2, 4, 6,..,126, 128
2
Fine Delay Adjust
N
FDEL
Y
-8 to 8
0
ps
Coarse Phase Shift
Selection (O)
Y
PHASEADJ
Y
N
0, 45, 90...315
0
Degrees
Duty Cycle Selection
(1/8 increment)
Y
DUTY
Y
N
1 to 7
4
Delay Control
Y
DELAY_CNTL1
Y
N
DYNAMIC/STATIC
STATIC
Feedback Mode
Y
FB_MODE
N
INTERNAL/CLOCKTREE/EXTERNAL
CLOCKTREE
CLKOS Select
Y
N
CLKOK Select
Y
N
1. DYNAMIC: This mode switches delay control between Dynamic and Static depending upon the input logic of the DDAMODE pin.
STATIC: This is Static Control Only mode.
2. The CLKOP_DIV value is calculated to maximize the fVCO within the specified range. For LatticeXP devices, if CLKOS is not used, the
default value is 6. If CLKOS is used, the value is 4.
3. The CLKOP Divider values are 2, 4, 6, 8,..32 (2, 4, 6, 8..30 for LatticeXP devices) if CLKOS is not used. The CLKOP Divider values are 2,
4, 8, 16, 32 (2, 4, 8, 16 for LatticeXP devices) if CLKOS is used.
4. All divider settings are user transparent in Frequency Mode. These are user attributes in Divider Mode.
5. Refer to data sheet for frequency limits.
6. Values in parentheses are for LatticeXP devices.
7. This attribute is not available in the IPexpress GUI. After reviewing the trace report file, users can determine the amount of delay that will
best fit the clocking in their design. Further information on FDEL settings is described in the following section.
Table 11-2. LatticeECP/EC and LatticeXP PLL Attributes (Continued)
User
Accessible
IPexpress
GUI Access
Attribute
Name
Preference
Language
Support
Preference
Editor
Support
Value
Default
Value
Units
相關(guān)PDF資料
PDF描述
LFXP3C-4QN208C IC FPGA 3.1KLUTS 136I/O 208-PQFP
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參數(shù)描述
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LFXP3E-3T100I 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 62 IO 1.2V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3E-3T144C 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 100 IO 1.2 V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3E-3T144I 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 100 IO 1.2 V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3E-3TN100C 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 62 IO 1.2V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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