參數(shù)資料
型號(hào)： LFSC3GA15E-6FN256I
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
中文描述： FPGA, 56 CLBS, 15000 GATES, 1000 MHz, PBGA256
封裝： 17 X 17 MM, LEAD FREE, FPBGA-256
文件頁(yè)數(shù)： 220/243頁(yè)
文件大?。?/td> 2674K
代理商： LFSC3GA15E-6FN256I
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4-4
Pinout Information
Lattice Semiconductor
LatticeSC/M Family Data Sheet
D[n:0]
I/O
In parallel configuration modes, D[7:0] receives configuration data,
and each pin is pull-up enabled. For slave serial mode, D0 is the data
input.
D[7:3] is the output internal status for peripheral mode when RDN is
low.
D[7:0] is also the first byte of MPI data pins.
In MPI configuration mode, MPI selectable data bus width from 8 and
16-bit. Driven by a bus master in a write transaction. Driven by MPI in
a read transaction.
DP[m:0]
I/O
MPI selectable parity data bus width from 1, 2, and 3-bit DP[0] for
D[7:0], DP[1] for D[15:8], and DP[2] for D[23:16].
BUSYN/RCLK/SCK
O
During configuration in peripheral mode, high on BUSYN indicates
another byte can be written to the FPGA. If a read operation is done
when the device is selected, the same status is also available on D[7]
in asynchronous peripheral mode.
During configuration in slave parallel mode, low on BUSYN inhibits the
external host from sending new data. The output is used by slave par-
allel and master serial modes only for decompression.
During configuration in master parallel and master byte modes, RCLK
is a read clock output signal to an external memory. The RCLK fre-
quency is the same as CCLK when used with uncompressed bit-
streams. RCLK will be 1/8 the frequency of CCLK when the bitstream
is compressed.
During configuration in SPI modes, SCK is generated by the device
and connected to the CLK input of the FLASH memory.
MPI Interface (Dedicated pin)
MPI_IRQ_N
O
MPI Interrupt request active low signal is controlled by system bus
interrupt controller and may be sourced from any bus error or MPI con-
figuration error. It can be connected to one of MPC860 IRQ pins.
MPI Interface (User I/O if MPI is not used.)
MPI_CS0N MPI_CS1
I
MPI chip select pins, active low on MPI_CS0N while active high on
MPI_CS1. Both have to be active during the whole transfer data
phase. During transfer address phase, both can be inactive so that the
decoding for them from address can be slow. If they are active during
address phase, one cycle can be saved for sync read.
MPI_CLK
I
This is the PowerPC bus clock. It can be a source of the clock for
embedded system bus. If MPI_CLK is used as system bus clock, MPI
will be set into sync mode by default. All of the operation on PowerPC
side of MPI are synchronized to the rising edge of this clock.
MPI_TSIZ[1:0]
I
Driven by a bus master to indicate the data transfer size for the trans-
action. 01 for byte, 10 for half-word, and 00 for word.
MPI_WR_N
I
Driven high indicates that a read access is in progress. Driven low
indicates that a write access is in process.
MPI_BURST
I
Driven active low indicates that a burst transfer is in progress. Driven
high indicates that the current transfer is not a burst.
MPI_BDIP
I
Active low “Burst Data in Process” is driven by a PowerPC processor.
Asserted indicates that the second beat in front of the current one is
requested by the master. Negated before the burst transfer ends to
abort the burst data phase.
Signal Descriptions (Cont.)
Signal Name
I/O
Description
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PDF描述
LFSCM3GA40EP1-5FFN1020I
LFXP2-40E-6FN484I
LFXP2-17E-7F484C
LFXP20E-3FN484C
LFXP20E-5FN484C
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參數(shù)描述
LFSC3GA15E-6FN900C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 15.2K LUTs 3G SERDES 1.2V -6 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFSC3GA15E-6FN900I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 15.2K LUTs 3G SERDES 1.2V -6 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFSC3GA15E-7F256C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 15.2K LUTs 3G SERDES 1.2V -7 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFSC3GA15E-7F900C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 15.2K LUTs 3G SERDES 1.2V -7 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFSC3GA15E-7FN256C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 15.2K LUTs 3G SERDES 1.2V -7 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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