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參數(shù)資料
| 型號(hào)： | LC51024MV-75FN672I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 89/99頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CPLD 1024MACROCELLS 672FPBGA |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | ispXPLD® 5000MV |
| 可編程類(lèi)型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 7.5ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 32 |
| 宏單元數(shù)： | 1024 |
| 輸入/輸出數(shù)： | 381 |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-FPBGA（27x27） |
| 包裝： | 托盤(pán) |
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Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
5
Figure 3. MFB in SuperWIDE Logic Mode
Figure 4. Macrocell Slice in Logic Mode AND-Array
To Routing
Reset
CLK0
CLK3
CLK1
CLK2
PTOE
Sharing
To
I/O
via
OSA
Carry
In
Carry Out
68 Inputs
from
Routing
68 Inputs
from
Adjacent
MFB
AND
Array
68
inputs
164
P-Term
Dual-OR
Gate
PT
Sharing
Array
Shared PT Reset
Shared PT Clk
32
Macrocells
32
Macrocell
Feedback
Signals
Shared PT Clk En
From
GRP
68
PTSA
From
n-7
Carry-in
To
n+7
PTSA Bypass
PT OE to
I/O Block
From
I/O Cell
PT Clock
PT Preset
PT Reset
Shared PT Reset
Shared
PT CE
CLK0
Shared PTCLK
CLK1
CLK2
CLK3
Global Reset
Clk En
Clk
R/L
D
PR
Q
AND Array
Dual-OR Array
Macrocell
Output
to I/O Block or
Internal Control
(See Pin Table
for Assignments)
GRP
Carry-out
SELECT
DEVICES
DISCONTINUED
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