參數(shù)資料
型號： KB2516
廠商： SAMSUNG SEMICONDUCTOR CO. LTD.
英文描述： TRIPLE 8-BIT ANALOG-TO-DIGITAL CONVERTER
中文描述： 三路8位模擬數(shù)字轉(zhuǎn)換器
文件頁數(shù)： 24/30頁
文件大?。?/td> 250K
代理商： KB2516
KB2516 (Preliminary)
TRIPLE 8-BIT ANALOG-TO-DIGITAL CONVERTER
24
~
~
t
d1
t
HS_DELAY
t
HS_LENGTH
t
d2
t
HS
~
t
d4
t
d3
t
DEN_LENGTH
t
DEN_DELAY
HSYNC
ADC_CK
HSYNCO
DENO
t
HS
: HSYNCO period
t
HS_DELAY
: HSYNC input (HSYNC) to HSYNC output (HSYNCO) delay
t
HS_LENGTH
: HSYNC output (HSYNCO) high duration
t
DEN_DELAY
: HSYNCO rising edge to DENO rising edge delay
t
DEN_LENGTH
: Data enable output (DENO) high duration
t
d1
: ADC_CK rising edge to HSYNCO rising edge delay
t
d2
: ADC_CK rising edge to HSYNCO falling edge delay
t
d3
: ADC_CK rising edge to DENO rising edge delay
t
d4
: ADC_CK rising edge to DENO falling edge delay
Figure 6. HSYNCO and DENO Output Timing Diagram
Divider register (DIV)
This register controls the PLL frequency. Default value is 1664 (680H)
tHS = T
×
DIV (T: VCO clock period, 512
≤
DIV
≤
4096)
HSYNCO duty control (HSD)
tHS_LENGTH = HSD
×
T - td1 + td2, HSD
≥
5
DENO signal delay control (DED)
tDEN_DELAY = DED
×
T - td1 + td3, DED
≥
5
DENO duty control (DEL)
tDEN_LENGTH = (DIV - DED - DEL)
×
T - td3 + td4, DEL
≥
5
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參數(shù)描述
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