參數(shù)資料
型號: KAD5610P-17Q72
廠商: Intersil
文件頁數(shù): 28/30頁
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描述: IC ADC 10BIT 170MSPS DUAL 72-QFN
產(chǎn)品培訓(xùn)模塊: High-Speed Analog-to-Digital Converters
標(biāo)準(zhǔn)包裝: 1
系列: FemtoCharge™
位數(shù): 10
采樣率(每秒): 170M
數(shù)據(jù)接口: 串行,SPI?
轉(zhuǎn)換器數(shù)目: 2
功率耗散(最大): 387mW
電壓電源: 單電源
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 72-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝: 72-QFN(10x10)
包裝: 托盤
輸入數(shù)目和類型: 2 個差分,單極
7
FN6810.2
September 10, 2009
Timing Diagrams
FIGURE 1. LVDS TIMING DIAGRAM (DDR) (See “Digital
FIGURE 2. CMOS TIMING DIAGRAM (DDR) (See “Digital
LATENCY = L CYCLES
tDC
tPD
tA
SAMPLE N
tCPD
INP
INN
CLKN
CLKP
CLKOUTN
CLKOUTP
D[9:0]P
D[9:0]N
A DATA
N-L + 1
A DATA
N-L
B DATA
N-L
B DATA
N-L + 1
A DATA
N-L + 2
B DATA
N-L + 2
A DATA
N
LATENCY = L CYCLES
tDC
tPD
tA
SAMPLE N
tCPD
INP
INN
CLKN
CLKP
CLKOUT
D[9:0]
A DATA
N-L + 1
A DATA
N-L
B DATA
N-L
B DATA
N-L + 1
A DATA
N-L + 2
B DATA
N-L + 2
A DATA
N
Switching Specifications
PARAMETER
CONDITION
SYMBOL
MIN
TYP
MAX
UNITS
ADC
Aperture Delay
tA
375
ps
RMS Aperture Jitter
jA
60
fs
Output Clock to Data Propagation Delay,
LVDS Mode (Note 8)
Rising Edge
tDC
-260
-50
120
ps
Falling Edge
tDC
-160
10
230
ps
Output Clock to Data Propagation Delay,
CMOS Mode (Note 8)
Rising Edge
tDC
-220
-10
200
ps
Falling Edge
tDC
-310
-90
110
ps
Latency (Pipeline Delay)
L
7.5
cycles
Overvoltage Recovery
tOVR
1cycles
SPI INTERFACE (Notes 9, 10)
SCLK Period
Write Operation
t
CLK
16
cycles
(Note 9
Read Operation
tCLK
66
cycles
SCLK Duty Cycle (tHI/tCLK or tLO/tCLK)
Read or Write
25
50
75
%
SCLK Duty Cycle (tHI/tCLK or tLO/tCLK)
Read or Write
tS
1cycles
CSB
↓ to SCLK↑ Setup Time
Read or Write
tH
3cycles
CSB
↑ after SCLK↑ Hold Time
Write
tDS
1cycles
Data Valid to SCLK
↑ Setup Time
Write
tDH
3cycles
Data Valid after SCLK
↑ Hold Time
Read
16.5
cycles
Data Valid after SCLK
↓ Time
Read
3
cycles
KAD5610P
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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