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參數(shù)資料
| 型號： | ISPLSI5256VE |
| 廠商： | Lattice Semiconductor Corporation |
| 英文描述： | In-System Programmable 3.3V SuperWIDE High Density PLD |
| 中文描述： | 在系統(tǒng)可編程3.3超寬高密度可編程邏輯器件 |
| 文件頁數(shù)： | 9/24頁 |
| 文件大小： | 257K |
| 代理商： | ISPLSI5256VE |
Specifications
ispLSI 5256VE
9
Figure 8. Boundary Scan Waveforms and Timing Specifications
TMS
TDI
TCK
TDO
Data to be
captured
Data to be
driven out
Valid Data
Valid Data
Valid Data
Valid Data
Data Captured
btsu
T
bth
T
btcl
T
btch
T
btcp
T
btvo
T
btco
T
btoz
T
btcpsu
T
btcph
T
btuov
T
btuco
T
btuoz
T
SYMBOL
PARAMETER
MIN
MAX
UNITS
t
btcp
t
btch
tbtcl
tbtsu
tbth
trf
tbtco
tbtoz
tbtvo
tbtcpsu
tbtcph
tbtuco
tbtuoz
tbtuov
TCK [BSCAN test] clock pulse width
125
62.5
62.5
25
25
50
–
–
–
25
25
–
–
–
–
–
–
–
–
–
25
25
25
–
–
50
50
50
ns
ns
ns
ns
ns
TCK [BSCAN test] pulse width high
TCK [BSCAN test] pulse width low
TCK [BSCAN test] setup time
TCK [BSCAN test] hold time
TCK [BSCAN test] rise and fall time
mV/ns
ns
ns
ns
ns
ns
ns
ns
ns
TAP controller falling edge of clock to valid output
TAP controller falling edge of clock to data output disable
TAP controller falling edge of clock to data output enable
BSCAN test Capture register setup time
BSCAN test Capture register hold time
BSCAN test Update reg, falling edge of clock to valid output
BSCAN test Update reg, falling edge of clock to output disable
BSCAN test Update reg, falling edge of clock to output enable
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PDF描述 |
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