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參數(shù)資料
| 型號： | ISPLSI5256VE |
| 廠商： | Lattice Semiconductor Corporation |
| 英文描述： | In-System Programmable 3.3V SuperWIDE High Density PLD |
| 中文描述： | 在系統(tǒng)可編程3.3超寬高密度可編程邏輯器件 |
| 文件頁數(shù)： | 15/24頁 |
| 文件大?。?/td> | 257K |
| 代理商： | ISPLSI5256VE |
Specifications
ispLSI 5256VE
15
Internal Timing Parameters
Over Recommended Operating Conditions
In/Out Delays
t
in
t
gclk_in
t
rst
t
goe
t
buf
t
en
t
dis
Routing/GLB Delays
t
route
t
pdb
t
pdi
t
ptsa
t
fbk
t
inreg
Register/Latch Delays
t
s
t
s_pt
t
h
t
coi
t
sl
t
hl
t
goi
t
pdli
t
ces
t
ceh
t
sri
t
srr
Control Delays
t
ptclk
t
bclk
t
ptsr
t
bsr
t
ptoe
t
gptoe
Note: Internal Timing Parameters are not tested and are for reference only. Refer to Timing Model in this data sheet
for further details.
Input Buffer Delay
Global Clock Buffer Input Delay (clk0)
Global Reset Pin Delay
Global OE Pin Delay
Output Buffer Delay
Output Enable Delay
Output Disable Delay
–
–
–
–
–
–
–
0.6
0.7
4.9
3.2
1.9
1.3
1.3
–
–
–
–
–
–
–
1.3
1.3
6.6
3.9
2.2
1.6
1.6
–
–
–
–
–
–
–
2.3
1.8
7.1
5.9
2.7
1.6
1.6
–
–
–
–
–
–
–
2.3
1.8
7.1
7.4
3.7
1.6
1.6
ns
ns
ns
ns
ns
ns
ns
GRP and Logic Delay
5-pt Bypass Propagation Delay
Combinatorial Propagation Delay
Product Term Sharing Array
Internal Feedback Delay
Input Buffer to Macrocell Register Delay
–
–
–
–
–
–
3.2
0.3
0.0
1.8
0.0
2.0
–
–
–
–
–
–
3.6
0.4
0.0
2.4
0.0
2.5
–
–
–
–
–
–
4.0
1.0
0.0
3.0
0.0
2.5
–
–
–
–
–
–
4.5
1.5
0.0
4.5
0.5
3.5
ns
ns
ns
ns
ns
ns
Register Setup Time
Register Setup Time (Product Term Clock)
Register Hold Time
Register Clock to GLB Output Delay
Latch Setup Time
Latch Hold Time
Latch Gate to GLB Output Delay
GLB Latch propagation Delay
Clock Enable Setup Time
Clock Enable Hold Time
Asynchronous Set/Reset to GLB Output Delay
Asynchronous Set/Reset Recovery Time
0.6
0.6
2.4
–
0.6
2.4
–
–
4.1
0.9
–
0.8
–
–
–
1.0
1.0
3.0
–
1.0
3.0
–
–
4.3
1.7
–
1.2
–
–
–
1.5
1.5
4.0
–
1.5
4.0
–
–
5.3
2.7
–
1.2
–
–
–
1.5
1.5
5.0
–
1.5
5.0
–
–
6.3
3.7
–
2.2
–
–
–
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
0.4
–
–
0.4
1.0
–
–
1.2
–
1.0
–
–
1.0
1.5
–
–
1.2
–
1.5
–
–
1.5
2.0
–
–
1.7
–
1.5
–
–
1.5
2.5
–
–
2.2
–
Macrocell PT Clock Delay
Block PT Clock Delay
Macrocell PT Set/Reset Delay
Block PT Set/Reset Delay
Macrocell PT OE Delay
Global PT OE Delay
–
–
–
–
–
–
0.4
1.4
2.1
3.1
1.9
6.9
–
–
–
–
–
–
0.4
1.9
3.7
5.7
2.0
7.5
–
–
–
–
–
–
0.5
2.5
4.8
6.8
2.1
7.6
–
–
–
–
–
–
0.5
2.5
4.8
6.8
3.6
8.6
ns
ns
ns
ns
ns
ns
-165
-125
-100
-80
MIN
MAX MIN MAX MIN MAX MIN
MAX
UNIT
PARAMETER
DESCRIPTION
Timing v.2.0
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| ISPLSI5256VE-100LF256I | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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