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參數(shù)資料
| 型號： | ISPLSI 1032-60LTI |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 14/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 64I/O 20NS 100TQFP |
| 標準包裝： | 90 |
| 系列： | ispLSI® 1000 |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 20.0ns |
| 電壓電源 - 內部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數(shù)目： | 32 |
| 門數(shù)： | 6000 |
| 輸入/輸出數(shù)： | 64 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應商設備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | ISPLSI1032-60LTI |
Specifications ispLSI 1032
5
1. Unless noted otherwise, all parameters use a GRP load of 4 GLBs, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-Bit counter using GRP feedback.
4. fmax (Toggle) may be less than 1/(twh + twl). This is to allow for a clock duty cycle of other than 50%.
5. Reference Switching Test Conditions section.
MIN. MAX.
Data Propagation Delay, 4PT bypass, ORP bypass
Data Propagation Delay, Worst Case Path
Clock Frequency with Internal Feedback3
Clock Frequency with External Feedback
Clock Frequency, Max Toggle4
GLB Reg. Setup Time before Clock, 4PT bypass
GLB Reg. Clock to Output Delay, ORP bypass
GLB Reg. Hold Time after Clock, 4 PT bypass
GLB Reg. Setup Time before Clock
GLB Reg. Clock to Output Delay
GLB Reg. Hold Time after Clock
Ext. Reset Pin to Output Delay
Ext. Reset Pulse Duration
Input to Output Enable
Input to Output Disable
Ext. Sync. Clock Pulse Duration, High
Ext. Sync. Clock Pulse Duration, Low
I/O Reg. Setup Time before Ext. Sync. Clock (Y2, Y3)
I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3)
MHz
ns
tpd1
tpd2
fmax (Int.)
fmax (Ext.)
fmax (Tog.)
tsu1
tco1
th1
tsu2
tco2
th2
tr1
trw1
ten
tdis
twh
twl
tsu5
th5
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
A
–
A
–
A
–
B
C
–
DESCRIPTION1
PARAMETER
#
2
UNITS
TEST 5
COND.
1
tsu2 + tco1
(
)
MIN. MAX.
–
80
50
100
7
–
0
10
–
0
–
10
–
5
2
6.5
15
20
–
10
–
12
–
17
–
18
–
60
38
83
9
–
0
13
–
0
–
13
–
6
2.5
8.5
20
25
–
13
–
16
–
22.5
–
24
–
-80
-60
MIN. MAX.
–
90.9
58.8
125
6
–
0
9
–
0
–
10
–
4
2
6.5
12
17
–
8
–
10
–
15
–
15
–
-90
Table 2-0030-32/90,80,60C
External Timing Parameters
Over Recommended Operating Conditions
ALL
DEVICES
DISCONTINUED
相關PDF資料 |
PDF描述 |
|---|---|
| NCP1013ST100T3G | IC OFFLINE SWIT SMPS CM SOT223 |
| EMC36DRAS | CONN EDGECARD 72POS R/A .100 SLD |
| CR-123A | BATT 3V LITH CAMERA - BULK PKG |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ispLSI1032-60LTI | 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI1032-80 | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ISPLSI1032-80LG | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ISPLSI1032-80LG/833 | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ISPLSI1032-80LGI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
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