參數(shù)資料
型號(hào)： ISP1161A1BD
廠商： NXP SEMICONDUCTORS
元件分類： 總線控制器
英文描述： Universal Serial Bus single-chip host and device controller
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PQFP64
封裝： 10 X 10 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-314-2, LQFP-64
文件頁(yè)數(shù)： 77/127頁(yè)
文件大?。?/td> 2762K
代理商： ISP1161A1BD
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Philips Semiconductors
ISP1161
Full-speed USB single-chip host and device controller
Product data
Rev. 01 — 3 July 2001
77 of 130
9397 750 08313
Philips Electronics N.V. 2001. All rights reserved.
Code (Hex): 20 —
read
Code (Hex): A0 —
write
Remark:
1. Bit 0, InterruptPinEnable, is used as pin INT1’s master interrupt enable. This bit
should be used together with the register Hc
μ
PInterruptEnable to enable pin
INT1.
2. Bits 4:3 are fixed at the value 01B for ISP1161.
13.4.2
HcDMAConfiguration Register
Code (Hex): 21 —
read
Code (Hex): A1 —
write
Table 46: HcDMAConfiguration Register: bit allocation
Bit
15
Symbol
Reset
Access
Bit
7
Symbol
reserved
14
13
12
11
10
9
8
reserved
00H
R/W
6
5
4
3
2
1
0
BurstLen[1:0]
DMA
Enable
0
R/W
reserved
DMACount
erSelect
0
R/W
ITL_ATL_
DataSelect
0
R/W
DMARead
WriteSelect
0
R/W
Reset
Access
0
0
0
0
R/W
R/W
R/W
Table 47: HcDMAConfiguration Register: bit description
Bit
Symbol
Description
15 to 8
-
reserved
7
-
reserved
6 to 5
BurstLen[1:0]
00B —
single-cycle burst DMA
01B —
4-cycle burst DMA
10B —
8-cycle burst DMA
11B —
reserved
4
DMAEnable
0 —
DMA is terminated
1 —
DMA is enabled
This bit will be reset to zero when DMA transfer is completed
3
-
reserved
2
DMACounter
Select
1 —
Enables the DMA counter for DMA transfer.
HcTransferCounter register must be filled with non-zero values for
DREQ1 to be raised after bit DMA Enable is set
1
ITL_ATL_
DataSelect
1 —
ATL buffer RAM selected for ATL data
0
DMARead
WriteSelect
1 —
write to ISP1161 HC’s FIFO buffer RAM
0 —
DMA counter not used. External EOT must be used
0 —
ITL buffer RAM selected for ITL data
0 —
read from ISP1161 HC’s FIFO buffer RAM
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