參數(shù)資料
型號(hào)： IDTSSTE32882KA1AKG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 61/75頁(yè)
文件大?。?/td> 0K
描述： IC REGISTERING CLK DRIVER 176BGA
標(biāo)準(zhǔn)包裝： 170
類型： 時(shí)鐘緩沖器/驅(qū)動(dòng)器，多路復(fù)用器
PLL： 是
主要目的： 存儲(chǔ)器，DDR3，RDIMM
輸入： CMOS
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 5:60
差分 - 輸入:輸出： 是/是
頻率 - 最大： 810MHz
電源電壓： 1.282 V ~ 1.575 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 176-TFBGA
供應(yīng)商設(shè)備封裝： 176-CABGA（13.5x8）
包裝： 托盤
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
64
SSTE32882KA1
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SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
RC9: Power Saving Settings Control Word
The SSTE32882KA1 features a weak drive mode, which is a variant of the floating mode set in RC0. If Bit DA4 of RC0 is set
to ‘1’, then Bit DA3 of RC9 selects between floating mode and weak drive mode.
The SSTE32882KA1 register supports different power down modes. By default, the Power Down feature is disabled
(RC9[DBA1]=0). The register ignores CKE Power Down mode setting when this function is disabled. If the CKE Power
Down mode is enabled (RC9[DBA1]=1), then power down is invoked once both DCKE0 and DCKE1 are low. Bit DBA0
selects how IBT and ODT behaves.
RC10: Encoding for RDIMM Operating Speed
The encoding value is used to inform the register the operating speed that it is being run at in a system. It is not an indicator of how fast
Input
Definition
Encoding
DBA1
DBA0
DA4
DA3
xx
x
0
Weak Drive Mode
(when DCSn=high, DA3=1
and RC0[DA4=1])
Floating as defined in RC0 [DA4]
xx
x
1
Typical weak drive enabled1
Weak Driver Impedance:
70
Ω (min), 100Ω (nom), 120Ω (min)
1
When all DCS pins are HIGH (i.e. SDRAM is in deselected state), there is no memory access to the DRAM, and the
Register output can either be in a Normal Drive Mode, floated, or driven under Weak Drive Mode. A Weak Drive Mode is
a mode in which CA signal output drivers (QxA0-QxAn, QxBA0-QxBAn, QxRAS, QxCAS, QxWE) will be driven 2.5 to
3 times weaker than the Light Drive as specified in RC3, and the SDRAM VIL/VIH DC limit will be maintained. The Weak
Drive Mode entry and exit timing is bounded by tDIS and tEN respectively.
xx
0
x
Reserved
xx
1
x
Reserved
10
x
CKE Power Down Mode
CKE power down with IBT ON, QxODT is a function
of DxODT
1
x
CKE power down with IBT off, QxODT held LOW
0x
x
CKE Power Down Mode
Enable
Disabled
1x
x
Enabled
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PDF描述
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