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參數(shù)資料
| 型號： | IDT82V3255TFG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 72/132頁 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SMC STRATUM 3 64-TQFP |
| 標準包裝： | 1 |
| 類型： | 時鐘/頻率發(fā)生器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 3:3 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應商設備封裝： | 64-TQFP（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 82V3255TFG |
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IDT82V3255
WAN PLL
Microprocessor Interface
44
December 3, 2008
Figure 16. Serial Write Timing Diagram
Table 31: Read Timing Characteristics in Serial Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
One cycle time of the master clock
12.86
ns
tin
Delay of input pad
5
ns
tout
Delay of output pad
5
ns
tsu1
Valid SDI to valid SCLK setup time
4
ns
tsu2
Valid CS to valid SCLK setup time
14
ns
td1
Valid SCLK to valid data delay time
10
ns
td2
CS rising edge to SDO high impedance delay time
10
ns
tpw1
SCLK pulse width low
3.5T + 5
ns
tpw2
SCLK pulse width high
3.5T + 5
ns
th1
Valid SDI after valid SCLK hold time
6
ns
th2
Valid CS after valid SCLK hold time (CLKE = 0/1)
5
ns
tTI
Time between consecutive Read-Read or Read-Write accesses
(CS rising edge to CS falling edge)
10
ns
Table 32: Write Timing Characteristics in Serial Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
One cycle time of the master clock
12.86
ns
tin
Delay of input pad
5
ns
tout
Delay of output pad
5
ns
tsu1
Valid SDI to valid SCLK setup time
4
ns
tsu2
Valid CS to valid SCLK setup time
14
ns
tpw1
SCLK pulse width low
3.5T
ns
tpw2
SCLK pulse width high
3.5T
ns
th1
Valid SDI after valid SCLK hold time
6
ns
th2
Valid CS after valid SCLK hold time
5
ns
tTI
Time between consecutive Write-Write or Write-Read accesses
(CS rising edge to CS falling edge)
10
ns
CS
SCLK
SDI
SDO
High-Z
R/W A0
A1
A2
A3
A4
A5
A6
D0
D1
D2
D3
D4
D5
D6
D7
tsu2
tsu1
th1
th2
tpw2
tpw1
相關PDF資料 |
PDF描述 |
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