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參數(shù)資料
| 型號： | IDT82V3255TFG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 49/132頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SMC STRATUM 3 64-TQFP |
| 標準包裝： | 1 |
| 類型： | 時鐘/頻率發(fā)生器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 3:3 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應商設(shè)備封裝： | 64-TQFP（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 82V3255TFG |
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IDT82V3255
WAN PLL
Functional Description
23
December 3, 2008
3.6.2
FORCED SELECTION
In Forced selection, the selected input clock is set by the
T0_INPUT_SEL[3:0] / T4_INPUT_SEL[3:0] bits. The results of input
clocks quality monitoring (refer to Chapter 3.5 Input Clock Quality Moni-
toring) do not affect the input clock selection.
3.6.3
AUTOMATIC SELECTION
In Automatic selection, the input clock selection is determined by its
validity and priority. The validity depends on the results of input clock
quality monitoring (refer to Chapter 3.5 Input Clock Quality Monitoring).
In all the qualified input clocks, the one with the highest priority is
selected. The priority is configured by the corresponding
INn_CMOS_SEL_PRIORITY[3:0] bits (n = 1, 2 or 3) / the
INn_DIFF_SEL_PRIORITY[3:0] bits (n = 1 or 2). If more than one quali-
fied input clock is available and has the same priority, the input clock
with the smallest ‘n’ is selected. See Table 9 for the ‘n’ assigned to the
input clock.
Table 9: ‘n’ Assigned to the Input Clock
Input Clock
‘n’ Assigned to the Input Clock
IN1_CMOS
1
IN1_DIFF
2
IN2_CMOS
3
IN2_DIFF
4
IN3_CMOS
5
Table 10: Related Bit / Register in Chapter 3.6
Bit
Register
Address (Hex)
EXT_SW
MON_SW_PBO_CNFG
0B
T0_INPUT_SEL[3:0]
T0_INPUT_SEL_CNFG
50
T4_LOCK_T0
T4_INPUT_SEL_CNFG
51
T0_FOR_T4
T4_INPUT_SEL[3:0]
INn_CMOS_SEL_PRIORITY[3:0] (n = 1, 2 or 3)
IN1_IN2_CMOS_SEL_PRIORITY_CNFG,
IN3_CMOS_SEL_PRIORITY_CNFG
27 *, 2A *
INn_DIFF_SEL_PRIORITY[3:0] (n = 1 or 2)
IN1_IN2_DIFF_SEL_PRIORITY_CNFG
28 *
T4_T0_SEL
T4_T0_REG_SEL_CNFG
07
Note: * The setting in the 27, 28 and 2A registers is either for T0 path or for T4 path, as determined by the T4_T0_SEL bit.
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