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參數(shù)資料
| 型號(hào)： | IDT72V3612L15PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 10/24頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO 64X36X2 15NS 120QFP |
| 標(biāo)準(zhǔn)包裝： | 45 |
| 系列： | 72V |
| 功能： | 異步 |
| 存儲(chǔ)容量： | 4.6K（64 x 36 x2） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時(shí)間： | 15ns |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 120-LQFP |
| 供應(yīng)商設(shè)備封裝： | 120-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 72V3612L15PF |
18
IDT72V3612 3.3V, CMOS SyncBiFIFOTM
64 x 36 x 2
COMMERCIALTEMPERATURERANGE
NOTES:
1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for AEB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and
rising CLKB edge is less than tSKEW2, then AEB may transition HIGH one CLKB cycle later than shown.
2. FIFO1 Write (CSA = LOW, W/RA = HIGH, MBA = LOW), FIFO1 read (CSB = LOW, W/RB = LOW, MBB = LOW).
Figure 11. Timing for AEB
AEB
AEB when FIFO1 is Almost Empty
NOTE:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for FFB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and
rising CLKB edge is less than tSKEW1, then FFB may transition HIGH one CLKB cycle later than shown.
Figure 10. FFB
FFB
FFB Flag Timing and First Available Write when FIFO2 is Full
CSA
EFA
MBA
ENA
A0 - A35
CLKA
FFB
CLKB
CSB
4659 drw 13
W/
RB
12
B0 - B35
MBB
ENB
tCLK
tCLKH
tCLKL
tENS2
tENH2
tA
tSKEW1
tCLK
tCLKH
tCLKL
tENS3
tENS2
tDS
tENH3
tENH2
tDH
To FIFO2
Previous Word in FIFO2 Output Register
Next Word From FIFO2
LOW
W/
RA
LOW
HIGH
LOW
HIGH
(1)
FIFO2 Full
tWFF
AEB
CLKA
ENB
4659 drw 14
ENA
CLKB
2
1
tENS2
tENH2
tSKEW2
tPAE
tENS2
tENH2
X Words in FIFO1
(X+1) Words in FIFO1
(1)
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PDF描述 |
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參數(shù)描述 |
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