IDT72V281/72V291 3.3V CMOS SUPERSYNC FIFOTM 65,536 x 9 " />
參數(shù)資料
型號: IDT72V291L15TF8
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 14/26頁
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描述: IC FIFO SS 32768X36 15NS 64QFP
標(biāo)準(zhǔn)包裝: 1,250
系列: 72V
功能: 同步
存儲(chǔ)容量: 1.1M(32K x 36)
數(shù)據(jù)速率: 67MHz
訪問時(shí)間: 15ns
電源電壓: 3 V ~ 3.6 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 64-LQFP
供應(yīng)商設(shè)備封裝: 64-TQFP(10x10)
包裝: 帶卷 (TR)
其它名稱: 72V291L15TF8
21
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V281/72V291 3.3V CMOS SUPERSYNC FIFOTM
65,536 x 9 and 131,072 x 9
NOTES:
1. Retransmit setup is complete after
OR returns LOW.
2. No more than D - 2 words may be written to the FIFO between Reset (Master or Partial) and Retransmit setup. Therefore,
IR will be LOW throughout the Retransmit setup procedure.
D = 65,537 for the IDT72V281 and 131,073 for the IDT72V291.
3.
OE = LOW
4. W1, W2, W3 = first, second and third words written to the FIFO after Master Reset.
5.
OR goes LOW at 60ns + 2 RCLK cycles + tREF.
Figure 12. Retransmit Timing (FWFT Mode)
Figure 13. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTE:
1. X = 15 for the IDT72V281 and X = 16 for the IDT72V291.
tREF
tRTS
tENH
4513 drw 15
tENS
Wx
WCLK
RCLK
REN
RT
OR
PAF
HF
PAE
Q0 - Qn
tSKEW2
12
1
tPAF
tHF
tPAE
tREF
Wx+1
2
W2
tENH
tRTS
WEN
tENS
W1
tENH
(4)
(5)
3
4
tENH
W3
tA
WCLK
SEN
SI
4513 drw 16
tENH
tENS
tLDS
LD
tDS
BIT 0
EMPTY OFFSET
BIT X
BIT 0
FULL OFFSET
(1)
tENH
BIT X(1)
tLDH
tDH
tLDH
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PDF描述
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參數(shù)描述
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