IDT72V281/72V291 3.3V CMOS SUPERSYNC FIFOTM 65,536 x 9 " />
參數(shù)資料
型號(hào)： IDT72V291L15TF8
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 10/26頁(yè)
文件大?。?/td> 0K
描述： IC FIFO SS 32768X36 15NS 64QFP
標(biāo)準(zhǔn)包裝： 1,250
系列： 72V
功能： 同步
存儲(chǔ)容量： 1.1M（32K x 36）
數(shù)據(jù)速率： 67MHz
訪問(wèn)時(shí)間： 15ns
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-TQFP（10x10）
包裝： 帶卷 (TR)
其它名稱： 72V291L15TF8
18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V281/72V291 3.3V CMOS SUPERSYNC FIFOTM
65,536 x 9 and 131,072 x 9
Figure
9.
Write
Timing
(First
Word
Fall
Through
Mode
)
NOTES:
1.
tSKEW3
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
OR
will
go
LOW
after
two
RCLK
cycles
plus
t
REF
.If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
tSKEW3
,then
OR
assertion
may
be
delayed
one
extra
RCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
PAE
will
go
HIGH
after
one
RCLK
cycle
plus
t
PAE
.If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
tSKEW2
,then
the
PAE
deassertion
may
be
delayed
one
extra
RCLK
cycle.
3.
LD
=
HIGH,
OE
=
LOW
4.
n=
PAE
offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5.
D
=
65,537
for
the
IDT72V281
and
131,073
for
the
IDT72V291.
6.
First
data
word
latency:
60ns
+
t
REF
+
2*T
RCLK
.
W
1
W
2
W
4
W
[n
+2]
W
[D-m-1]
W
[D-m-2]
W
[D-1]
W
D
W
[n+3]
W
[n+4]
W
[D-m]
W
[D-m+1]
WCLK
WEN
D
0
-
D
8
RCLK
tDH
tDS
tENS
tSKEW3
(1)
REN
Q
0
-Q
8
PAF
HF
PAE
IR
tDS
tSKEW2
tA
tREF
OR
tPAE
tHF
tPAF
tWFF
W
[D-m+2]
W
1
tENH
4513
drw
12
DATA
IN
OUTPUT
REGISTER
(2)
W
3
1
2
3
1
D-1
]
[
W
D-1
]
[
W
D-1
]
[
W
1
2
相關(guān)PDF資料
PDF描述
MS27468P21B41P CONN RCPT 41POS JAM NUT W/PINS
MS27473E10F99SA CONN PLUG 7POS STRAIGHT W/SCKT
V150B48M250BF3 CONVERTER MOD DC/DC 48V 250W
IDT72V285L20TF8 IC FIFO SS 65536X18 20NS 64STQFP
D38999/26WG41PE CONN PLUG 41POS STRAIGHT W/PINS
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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