IDT72V263/273/283/293/103/113 3.3V HIGH DENSITY SUPERSYNC IITM NARROW BUS FIFO
參數(shù)資料
型號(hào)： IDT72V2113L6PFG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 26/46頁(yè)
文件大?。?/td> 0K
描述： IC FIFO SUPERSYNCII 6NS 80TQFP
標(biāo)準(zhǔn)包裝： 45
系列： 72V
功能： 同步
存儲(chǔ)容量： 4.7Mb（262k x 18）
訪問(wèn)時(shí)間： 4ns
電源電壓： 3.15 V ~ 3.45 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 80-LQFP
供應(yīng)商設(shè)備封裝： 80-TQFP（14x14）
包裝： 托盤(pán)
其它名稱(chēng)： 72V2113L6PFG
IDT72V2113L6PFG-ND
32
IDT72V263/273/283/293/103/113 3.3V HIGH DENSITY SUPERSYNC IITM NARROW BUS FIFO
8K x 18, 16K x 9/18, 32K x 9/18, 64K x 9/18, 128K x 9/18, 256K x 9/18, 512K x9
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V2103/72V2113 3.3V HIGH DENSITY SUPERSYNC IITM NARROW BUS FIFO
131,072 x 18/262,144 x 9, 262,144 x 18/524,288 x 9
JUNE 1, 2010
Figure 15. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
WCLK
SEN
SI
6119 drw18
tENH
tENS
LD
tDS
BIT 0
EMPTY OFFSET
BIT X(1)
BIT 0
FULL OFFSET
tENH
tLDH
tDH
tLDH
BIT X(1)
tLDS
NOTES:
1. x9 to x9 mode: X = 17 for the IDT72V2103 and X = 18 for the IDT72V2113.
2. All other modes: X = 16 for the IDT72V2103 and X = 17 for the IDT72V2113.
tA
tRTS
tENH
6119 drw17
tENS
Wx
WCLK
RCLK
REN
RT
OR
PAF
HF
PAE
Q0 - Qn
tSKEW2
12
1
tPAFS
tHF
tPAES
Wx+1
2
W3
WEN
tENS
W2
(3)
4
5
tENH
W4
W5
(3)
3
W1
tA
NOTES:
1. If the part is empty at the point of Retransmit, the output ready flag (
OR), will be updated based on RCLK (Retransmit clock cycle), valid data will also appear on the output.
2. No more than D - 2 words may be written to the FIFO between Reset (Master or Partial) and Retransmit setup. Therefore,
IR will be LOW throughout the Retransmit setup procedure.
If x18 Input or x18 Output bus Width is selected, D = 131,073 for the IDT72V2103 and 262,145 for the IDT72V2113.
If both x9 Input and x9 Output bus Widths are selected, D = 262,145 for the IDT72V2103 and 524,289 for the IDT72V2113.
3.
OE = LOW
4. W1, W2, W3 = first, second and third words written to the FIFO after Master Reset.
5. There must be at least two words written to the FIFO before a Retransmit operation can be invoked.
6. RM is set LOW during MRS.
Figure 14. Zero Latency Retransmit Timing (FWFT Mode)
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PDF描述
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參數(shù)描述
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IDT72V2113L7-5BCGI 制造商:Integrated Device Technology Inc 功能描述:IC FIFO SYNC 3.3V 5NS 100-LBGA
IDT72V2113L7-5BCGI8 制造商:Integrated Device Technology Inc 功能描述:IC FIFO SYNC 3.3V 5NS 100-LBGA
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IDT72V2113L7-5PF 功能描述:IC FIFO SUPERSYNCII 7-5NS 80TQFP RoHS:否 類(lèi)別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲(chǔ)容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問(wèn)時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類(lèi)型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱(chēng):74F433
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