SUPERSYNC FIFOTM
參數(shù)資料
型號： IDT72V2111L10PFG8
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 13/27頁
文件大?。?/td> 0K
描述： IC FIFO SS 512X9 10NS 64QFP
標(biāo)準(zhǔn)包裝： 750
系列： 72V
功能： 同步
存儲容量： 4.6K（512 x 9）
訪問時間： 10ns
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-TQFP（14x14）
包裝： 帶卷 (TR)
其它名稱： 72V2111L10PFG8
20
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V2101/72V2111 3.3V HIGH DENSITY CMOS
SUPERSYNC FIFOTM 262,144 x 9, 524,288 x 9
Figure
10.
Read
Timing
(First
Word
Fall
Through
Mode)
NOTES:
1.
t
SKEW1
is
the
minimum
time
between
a
rising
RCLK
edge
and
a
rising
WCLK
edge
to
guarantee
that
IR
will
go
LOW
after
one
WCLK
cycle
plus
t
WFF
.If
the
time
between
the
rising
edge
of
RCLK
and
the
rising
edge
of
WCLK
is
less
than
tSKEW1
,then
the
IR
assertion
may
be
delayed
one
extra
WCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
RCLK
edge
and
a
rising
WCLK
edge
to
guarantee
that
PAF
will
go
HIGH
after
one
WCLK
cycle
plus
t
PAF
.If
the
time
between
the
rising
edge
of
RCLK
and
the
rising
edge
of
WCLK
is
less
than
tSKEW2
,then
the
PAF
deassertion
may
be
delayed
one
extra
WCLK
cycle.
3.
LD
=
HIGH
4.
n=
PAE
Offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5.
D
=
262,145
for
the
IDT72V2101
and
524,289
for
the
IDT72V2111.
WCLK
12
WEN
D
0
-
D
8
RCLK
tENS
REN
Q
0
-Q
8
PAF
HF
PAE
IR
OR
W
1
W
1
W
2
W
3
W
m+2
W
[m+3]
tOHZ
tSKEW1
tENH
tDS
tDH
tOE
tA
tPAF
tWFF
tENS
OE
tSKEW2
W
D
4669
drw
13
tPAE
W
[D-n]
W
[D-n-1]
tA
tHF
tREF
W
[D-1]
W
D
tA
W
[D-n+1]
W
[m+4]
W
[D-n+2]
(1)
(2)
tENS
]
[
W
]
[
W
1
相關(guān)PDF資料
PDF描述
MAX11047ECB+T IC ADC 16BIT PAR 250KSPS 64TQFP
MS27472E24A61P CONN RCPT 61POS WALL MT W/PINS
IDT72V2111L10PF8 IC FIFO SS 512X9 10NS 64QFP
ISL32374EFVZ IC XMITTER ESD RS422 LP 16-TSSOP
ISL32374EFBZ IC XMITTER ESD RS422 LP 16-SOIC
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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IDT72V2111L15PFGI8 制造商:Integrated Device Technology Inc 功能描述:IC FIFO SS 512X9 15NS 64QFP
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