- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄9892 > IDT72T7295L10BB (IDT, Integrated Device Technology Inc)IC FIFO 32768X72 10NS 324-BGA PDF資料下載
參數(shù)資料
| 型號： | IDT72T7295L10BB |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 7/53頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO 32768X72 10NS 324-BGA |
| 標準包裝： | 1 |
| 系列： | 72T |
| 訪問時間： | 10ns |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA |
| 供應商設備封裝： | 324-PBGA（19x19） |
| 包裝： | 托盤 |
| 其它名稱： | 72T7295L10BB |
第1頁第2頁第3頁第4頁第5頁第6頁當前第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁
15
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T7285/72T7295/72T72105/72T72115 2.5V TeraSync
72-BIT FIFO
16,384 x 72, 32,768 x 72, 65,536 x 72, 131,072 x 72
PROGRAMMING FLAG OFFSETS
FullandEmptyFlagoffsetvaluesareuserprogrammable.TheIDT72T7285/
72T7295/72T72105/72T72115haveinternalregistersfortheseoffsets.There
are eight default offset values selectable during Master Reset. These offset
values are shown in Table 2. Offset values can also be programmed into the
FIFO in one of two ways; serial or parallel loading method. The selection of the
loadingmethodisdoneusingthe
LD(Load)pin.DuringMasterReset,thestate
of the
LDinputdetermineswhetherserialorparallelflagoffsetprogrammingis
enabled. A HIGH on
LD during Master Reset selects serial loading of offset
values. A LOW on
LD during Master Reset selects parallel loading of offset
values.
In addition to loading offset values into the FIFO, it is also possible to read
the current offset values. Offset values can be read via the parallel output port
Q0-Qn, regardless of the programming mode selected (serial or parallel). It is
not possible to read the offset values in serial fashion.
Figure3,ProgrammableFlagOffsetProgrammingSequence,summaries
thecontrolpinsandsequenceforbothserialandparallelprogrammingmodes.
For a more detailed description, see discussion that follows.
The offset registers may be programmed (and reprogrammed) any time
after Master Reset, regardless of whether serial or parallel programming has
been selected. Valid programming ranges are from 0 to D-1.
SYNCHRONOUS vs ASYNCHRONOUS PROGRAMMABLE FLAG
TIMING SELECTION
TheIDT72T7285/72T7295/72T72105/72T72115canbeconfiguredduring
theMasterResetcyclewitheithersynchronousorasynchronoustimingfor
PAF
and
PAE flags by use of the PFM pin.
If synchronous
PAF/PAE configuration is selected (PFM, HIGH during
MRS),thePAFisassertedandupdatedontherisingedgeofWCLKonlyand
not RCLK. Similarly,
PAEisassertedandupdatedontherisingedgeofRCLK
onlyandnotWCLK.Fordetailtimingdiagrams,seeFigure23forsynchronous
PAF timing and Figure 24 for synchronous PAE timing.
If asynchronous
PAF/PAE configuration is selected (PFM, LOW during
MRS),thePAFisassertedLOWontheLOW-to-HIGHtransitionofWCLKand
PAFisresettoHIGHontheLOW-to-HIGHtransitionofRCLK. Similarly,PAE
isassertedLOWontheLOW-to-HIGHtransitionofRCLK.
PAEisresettoHIGH
on the LOW-to-HIGH transition of WCLK. For detail timing diagrams, see
Figure 25 for asynchronous
PAFtimingandFigure26forasynchronousPAE
timing.
IDT72T7285,72T7295,72T72105,72T72115
*
LD
FSEL1
FSEL0
Offsets n,m
H
L
1,023
LH
L
511
L
H
255
L
127
LH
H
63
HH
L
31
HL
H
15
HH
H
7
*
LD
FSEL1
FSEL0
Program Mode
H
X
Serial(3)
L
X
Parallel(4)
*THIS PIN MUST BE HIGH AFTER MASTER RESET TO WRITE
OR READ DATA TO/FROM THE FIFO MEMORY.
TABLE 2 — DEFAULT PROGRAMMABLE
FLAG OFFSETS
NOTES:
1. n = empty offset for
PAE.
2. m = full offset for
PAF.
3. As well as selecting serial programming mode, one of the default values will also
be loaded depending on the state of FSEL0 & FSEL1.
4. As well as selecting parallel programming mode, one of the default values will
also be loaded depending on the state of FSEL0 & FSEL1.
相關PDF資料 |
PDF描述 |
|---|---|
| V150A28T500BG | CONVERTER MOD DC/DC 28V 500W |
| MX7824KCWG+T | IC ADC 8BIT HS 24-SOIC |
| VE-BWH-MW-F4 | CONVERTER MOD DC/DC 52V 100W |
| V150A24T500BG3 | CONVERTER MOD DC/DC 24V 500W |
| MAX1292ACEG+T | IC ADC 12BIT 400KSPS 24-QSOP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| IDT72T7295L4-4BB | 功能描述:IC FIFO 32768X72 4-4NS 324-BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T7295L4-4BBG | 功能描述:IC FIFO 32768X72 4-4NS 324-BGA RoHS:是 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T7295L5BB | 功能描述:IC FIFO 32768X72 5NS 324-BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72T7295L6-7BB | 功能描述:IC FIFO 32768X72 6-7NS 324-BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72V01L15J | 功能描述:IC ASYNCH 512X9 15NS 32-PLCC RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標準包裝:80 系列:7200 功能:同步 存儲容量:18.4K（1K x 18） 數(shù)據(jù)速率:- 訪問時間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應商設備封裝:64-TQFP（10x10） 包裝:托盤 其它名稱:72225LB10TF |
發(fā)布緊急采購，3分鐘左右您將得到回復。