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參數資料
| 型號： | IDT723626L12PF8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 13/35頁 |
| 文件大小： | 0K |
| 描述： | IC FIFO SYNC 256X36X2 128QFP |
| 標準包裝： | 1,000 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 18.4K（256 x 36 x 2） |
| 數據速率： | 83MHz |
| 訪問時間： | 12ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應商設備封裝： | 128-TQFP（14x20） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 723626L12PF8 |
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20
COMMERCIAL TEMPERATURE RANGE
IDT723626/723636/723646 CMOS TRIPLE BUS SyncFIFO
WITH BUS-MATCHING 256 x 36 x 2, 512 x 36 x 2 and 1,024 x 36 x 2
Figure 9. Serial Programming of the Almost-Full Flag and Almost-Empty Flag Offset Values after Reset (IDT Standard and FWFT Modes)
NOTES:
1. tSKEW1 is the minimum time between the rising CLKA edge and a rising CLKC edge for
FFC/IRC to transition HIGH in the next cycle. If the time between the rising edge of CLKA
and rising edge of CLKC is less than tSKEW1, then
FFC/IRC may transition HIGH one CLKC cycle later than shown.
2. It is not necessary to program Offset register bits on consecutive clock cycles. FIFO write attempts are ignored until
FFA/IRA, FFC/IRC is set HIGH.
3. Programmable offsets are written serially to the SD input in the order
AFA offset (Y1), AEB offset (X1), AFC offset (Y2), and AEA offset (X2).
CLKA
FFA/IRA
tSENS
tSENH
FS0/SD(3)
tSPH
tSENS
tSENH
tFSS
tWFF
FS1/SEN
AEA Offset
(X2) LSB
tSDS
tSDH
tSDS
tSDH
AFA Offset
(Y1) MSB
MRS1,
MRS2
4
3271 drw10
tFSS
tFSH
CLKC
4
SPM
FFC/IRC
tWFF
tSKEW(1)
Figure 8. Parallel Programming of the Almost-Full Flag and Almost-Empty Flag Offset Values after Reset (IDT Standard and FWFT Modes)
3271 drw09
CLKA
MRS1,
MRS2
FFA/IRA
CLKC
FFC/IRC
A0-A35
FS1,FS0
ENA
tFSH
tWFF
tENH
tENS2
tSKEW1
tDS
tDH
tWFF
4
0,0
AFA Offset
(Y1)
AEB Offset
(X1)
AFC Offset
(Y2)
AEA Offset
(X2)
First Word to FIFO1
1
2
(1)
tFSH
tFSS
SPM
tFSS
NOTES:
1. tSKEW1 is the minimum time between the rising CLKA edge and a rising CLKC edge for
FFC/IRC to transition HIGH in the next cycle. If the time between the rising edge of CLKA
and rising edge of CLKC is less than tSKEW1, then
FFC/IRC may transition HIGH one CLKC cycle later than shown.
2.
CSA = LOW, W/RA = HIGH, MBA = LOW. It is not necessary to program Offset register on consecutive clock cycles.
相關PDF資料 |
PDF描述 |
|---|---|
| VI-B6N-IV-F1 | CONVERTER MOD DC/DC 18.5V 150W |
| IDT723624L12PF8 | IC FIFO SYNC 256X36X2 128QFP |
| VI-B6L-IV-F4 | CONVERTER MOD DC/DC 28V 150W |
| ISL26322FVZ-T | IC ADC 12BIT SPI/SRL 16-TSSOP |
| VI-B6L-IV-F2 | CONVERTER MOD DC/DC 28V 150W |
相關代理商/技術參數 |
參數描述 |
|---|---|
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