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參數(shù)資料
| 型號(hào)： | IDT72210L25TP |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 8/11頁(yè) |
| 文件大小： | 0K |
| 描述： | IC FIFO 512X8 SYNC 25NS 28-DIP |
| 標(biāo)準(zhǔn)包裝： | 14 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲(chǔ)容量： | 4K (512 x 8) |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問(wèn)時(shí)間： | 25ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類(lèi)型： | 通孔 |
| 封裝/外殼： | 28-DIP（0.300"，7.62mm） |
| 供應(yīng)商設(shè)備封裝： | 28-PDIP |
| 包裝： | 管件 |
| 其它名稱： | 72210L25TP |
6
COMMERCIALTEMPERATURERANGE
IDT72420/72200/72210/72220/72230/72240 CMOS SYNCFIFO
64 x 8, 256 x 8, 512 x 8, 1,024 x 8, 2,048 x 8, 4,096 x 8
NOTE:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge for FF to change during the current clock cycle. If the time between the rising edge of RCLK and the
rising edge of WCLK is less than tSKEW1, then FF may not change state until the next WCLK edge.
Figure 3. Write Cycle Timing
NOTES:
1. After reset, the outputs will be LOW if OE = 0 and three-state if OE = 1.
2. The Clocks (RCLK, WCLK) can be free-running during reset.
Figure 2. Reset Timing
tRS
tRSR
RS
REN
tRSF
EF, AE
FF, AF
Q0 - Q7
WEN
tRSS
tRSF
tRSR
tRSS
OE = 1(1)
OE = 0
2680 drw 04
WCLK
D0 - D7
WEN
FF
tCLK
tCLKH
tCLKL
tDS
tENS
tDH
tENH
tWFF
DATA IN VALID
RCLK
(1)
tSKEW1
REN
NO OPERATION
2680 drw 05
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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