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參數(shù)資料
| 型號(hào)： | IDT5T9304PGG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 10/16頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:4 24-TSSOP |
| 標(biāo)準(zhǔn)包裝： | 62 |
| 系列： | TERABUFFER™ II |
| 類(lèi)型： | 扇出緩沖器（分配），多路復(fù)用器 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:4 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | CML，eHSTL，HSTL，LVDS，LVEPECL，LVPECL，LVTTL |
| 輸出： | LVDS |
| 頻率 - 最大： | 450MHz |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 24-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 24-TSSOP |
| 包裝： | 管件 |
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IDT5T9304 REVISION A MAY 16, 2013
3
2013 Integrated Device Technology, Inc.
IDT5T9304 Data Sheet
2.5V LVDS, 1:4 CLOCK BUFFER TERABUFFER
Table 1. Pin Descriptions
NOTES:
1.
Inputs are capable of translating the following interface standards:
Single-ended 3.3V and 2.5V LVTTL levels
Differential HSTL and eHSTL levels
Differential LVEPECL (2.5V) and LVPECL (3.3V) levels
Differential LVDS levels
Differential CML levels
2.
Because the gate controls are asynchronous, runt pulses are possible. It is the user's responsibility to either time the gate control
signals to minimize the possibility of runt pulses or be able to tolerate them in down stream circuitry.
3.
It is recommended that the outputs be disabled before entering power-down mode. It is also recommended that the outputs remain
disabled until the device completes power-up after asserting PD.
4.
The user must take precautions with any differential input interface standard being used in order to prevent instability when there is
no input signal.
Table 2. Pin Characteristics (TA = +25°C, F = 1.0MHz))
NOTE: This parameter is measured at characterization but not tested.
Number
Name
Type
Description
1, 12, 22
GND
Power
Power supply return for all power.
2PD
Input
LVTTL
Power-down control. Shuts off entire chip. If LOW, the device goes into low
power mode. Inputs and outputs are disabled. Both Qx and Qx outputs will
pull to VDD. Set HIGH for normal operation.(3)
3
RESERVED
Reserved
Reserved pin.
4, 9, 16, 21
VDD
Power
Power supply for the device core and inputs.
5, 7,
18, 20
Q1, Q2,
Q4, Q3
Output
LVDS
Complementary differential clock outputs.
6, 8,
17, 19
Q1, Q2,
Q4, Q3
Output
LVDS
Differential clock outputs.
10
SEL
Input
LVTTL
Reference clock select. When LOW, selects A2 and A2. When HIGH,
selects A1 and A1.
11
G
Input
LVTTL
Gate control for differential outputs Q1 and Q1 through Q4 and Q4. When G
is LOW, the differential outputs are active. When G is HIGH, the differential
outputs are asynchronously driven to the level designated by GL(2).
13, 24
A1, A2
Input
Adjustable (1, 4)
Clock input. A[1:2] is the "true" side of the differential clock input.
14, 23
A1, A2
Input
Adjustable (1, 4)
Complementary clock inputs. A[1:2] is the complementary side of A[1:2].
For LVTTL single-ended operation, A[1:2] should be set to the desired
toggle voltage for A[1:2]:
3.3V LVTTL VREF = 1650mV
2.5V LVTTL VREF = 1250mV
15
GL
Input
LVTTL
Specifies output disable level. If HIGH, Qx outputs disable HIGH and Qx
outputs disable LOW. If LOW, Qx outputs disable LOW and Qx outputs
disable HIGH.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
3pF
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