參數(shù)資料
型號： ICS98ULPA877AKLF-T
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時鐘及定時
英文描述： 1.8V Low-Power Wide-Range Frequency Clock Driver
中文描述： 98ULPA SERIES, PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC40
封裝： ROHS COMPLIANT, PLASTIC, MLF-40
文件頁數(shù)： 7/14頁
文件大?。?/td> 172K
代理商： ICS98ULPA877AKLF-T
7
ICS98ULPA877A
Advance Information
1177C—05/23/07
Notes:
1.
2.
Switching characteristics guaranteed for application frequency range.
Static phase offset shifted by design.
Switching Characteristics
1
Commercial: TA = 0°C - 70°C; Industrial: TA = -40°C - +85°C;
Supply Voltage AVDDQ, VDDQ = 1.8 V +/- 0.1V (unless otherwise stated)
PARAMETER
SYMBOL
Output enable time
Output disable time
CONDITION
(MHz)
MIN
TYP
4.73
5.82
MAX
8
8
40
30
60
50
4
UNITS
ns
ns
ps
ps
ps
ps
v/ns
v/ns
v/ns
ps
ps
ps
ps
ps
ps
ps
ps
ps
kHz
t
en
t
dis
OE to any output
OE to any output
160 to 270
271 to 410
160 to 270
271 to 410
-40
-30
-60
-50
1
0.5
1.5
0
0
-50
-20
-50
Input Clock
Output Enable (OE), (OS)
2.5
Output clock slew rate
SLr1(o)
t
jit(cc+)
t
jit(cc-)
2.5
3
40
-40
50
20
50
80
60
40
30
33
160 to 270
271 to 410
271 to 410
Static Phase Offset
t
jit
(per)
+
t
()dyn +
t
skew(o)
t
()dyn
+
t
skew(o)
t
SPO
∑
(su)
∑
t
(h)
2
0
160 to 270
271 to 410
SSC modulation frequency
SSC clock input frequency
deviation
PLL Loop bandwidth (-3 dB
from unity gain)
30.00
0.00
-0.50
%
2.0
MHz
160 to 410
Period jitter
t
jit (per)
Input slew rate
SLr1(i)
160 to 410
Cycle-to-cycle period jitter
t
()dyn
Half-period jitter
t
jit(hper)
Output to Output Skew
t
skew
Dynamic Phase Offset
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