參數(shù)資料
型號： ICS950410
英文描述： AMD - K System Clock Chip
中文描述： AMD公司- K體系時(shí)鐘芯片
文件頁數(shù)： 8/15頁
文件大?。?/td> 179K
代理商： ICS950410
8
ICS950410
Advance Information
0888—04/06/04
I
2
C Table: Skew Control Register
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
PCI/HTTSkw3
PCI/HTTSkw2
PCI/HTTSkw1
PCI/HTTSkw0
PCISkw3
PCISkw2
PCISkw1
PCISkw0
RW
RW
RW
RW
RW
RW
RW
RW
0000:0
0001:N/A 0101:N/A 1001:N/A 1101:600
0010:N/A 0110:N/A 1010:N/A 1110:750
0011:N/A 0111:N/A 1011:N/A 1111:900
0000:0
0100:150 1000:300 1100:450
0001:N/A 0101:N/A 1001:N/A 1101:600
0010:N/A 0110:N/A 1010:N/A 1110:750
0011:N/A 0111:N/A 1011:N/A 1111:900
0100:150 1000:300 1100:450
1
1
0
0
1
1
0
0
I
2
C Table: WD Time Control & Async Frequency Selection Register
Bit 7
ASEL
Async Frequency
Select
AGP/PCI/ Freq Source
Select
REF1 strength control
Reserved
Watch Dog Time base
Control
WD Timer Bit 2
WD Timer Bit 1
WD Timer Bit 0
RW
0
Bit 6
AEN
RW
1
Bit 5
Bit 4
REF1 Strength
Reserved
RW
RW
1
1
Bit 3
WDTCtrl
RW
0
Bit 2
Bit 1
Bit 0
WD2
WD1
WD0
RW
RW
RW
1
1
1
I
2
C Table: VCO Control Select Bit & WD Timer Control Register
Bit 7
M/NEN
M/N Programming
Enable
Watchdog Enable
WD Alarm Status
RW
0
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
WDEN
WDStatus
WD SF4
WD SF3
WD SF2
WD SF1
WD SF0
RW
R
RW
RW
RW
RW
RW
0
0
0
0
0
0
0
I
2
C Table: VCO Frequency Control Register
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
N Div8
N Div9
M Div5
M Div4
M Div3
M Div2
M Div1
M Div0
N Divider Prog bit 8
N Divider Prog bit 9
RW
RW
RW
RW
RW
RW
RW
RW
X
X
X
X
X
X
X
X
Byte 8
Pin #
Name
Control Function
Type
0
1
PWD
-
-
-
-
-
-
-
-
Byte 9
Pin #
Name
Control Function
Type
0
1
PWD
75.4MHz
FIX PLL
CPU PLL
1x
-
2x
-
-
-
-
-
66MHz
-
290ms Base
1160ms Base
-
-
-
These bits represent X*290ms (or 1.16S)
the watchdog timer waits before it goes to
alarm mode. Default is 7 X 290ms = 2s.
1
PWD
Byte 10
Pin #
Name
Control Function
Type
0
-
Disable
Enable
-
-
-
-
-
-
-
Disable
Normal
Enable
Alarm
Watch Dog Safe Freq
Programming bits
Writing to these bit will configure the safe
frequency as Byte0 bit (4:0).
PWD
Byte 11
Pin #
Name
Control Function
-
-
-
-
-
-
-
-
The decimal representation of N Divider in
Byte 11 and 12
Type
0
1
M Divider Programming
bits (5:0)
The decimal representation of M and N
Divider in Byte 11 and 12 will configure
the VCO frequency. Default at power up =
latch-in or Byte 0 Rom table.
VCO Frequency = 14.318 x [NDiv(8:0)+8]
/ [MDiv(6:0)+2]
CPU-PCI/HTT 7 Step
Skew Control (ps)
CPU-PCI 7 Step Skew
Control (ps)
相關(guān)PDF資料
PDF描述
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ICS950508yFLF-T Programmable Timing Control HubTM for PII/IIITTM
ICS950602 Programmable Timing Control Hub for PII/III
ICS950602yGT Programmable Timing Control Hub for PII/III
ICS950602yFT POT 25K OHM 1/4 SQ CERM SL ST
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參數(shù)描述
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ICS950508 制造商:ICS 制造商全稱:ICS 功能描述:Programmable Timing Control HubTM for PII/IIITTM
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